KR20010063460A - Method of forming a gate electrode in a semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 배선간의 폭이 작아짐에 따라 금속 재료를 이용하여 게이트 전극을 형성하는 경우 낮은 저항을 가지며 신뢰성이 우수한 반도체 소자의 게이트 전극 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a gate electrode of a semiconductor device having low resistance and excellent reliability when forming a gate electrode using a metal material as the width between wirings is reduced.
종래에는 게이트 전극 재료로써 폴리실리콘과 텅스텐 실리사이드의 적층 구조인 폴리사이드 구조를 이용하였다. 게이트 전극은 일반적으로 워드라인이라 하여 셀 지역에서 특정한 주소(address)를 찾아 특정 셀을 선택하여 게이트를 온/오프(on/off)하는 역할을 한다. 게이트를 온/오프하는 기능은 전기적으로 이루어지므로 특정 셀까지 전류를 공급하는 것이 중요하며, 이를 위해서는 워드라인을 통한 RC 지연시간을 줄이는 것이 필요하다. 그리고 RC 지연시간을 줄이기 위해서는 게이트 전극의 면저항을 낮추어야 한다. 그러나 폴리실리콘/텅스텐 실리사이드 구조의 게이트 전극에서 주소 전류 전달 기능을 하는 텅스텐 실리사이드의 비저항은 30 내지 70μΩ/㎠로 높아 0.13㎛ 디자인 룰(design rule)의 소자에서 게이트 전극의 재료로 사용하기 위해서는 텅스텐 실리사이드층의 두께를 1500Å 이상으로 증가시켜야 하는 문제가 발생한다. 게이트 전극의 두께 증가는 후속 층간 절연막 형성 공정 및 콘택 홀 형성 공정 등의 진행을 어렵게 하며, 이에 따라 소자의 신뢰성이 저하되게 된다.Conventionally, a polyside structure, which is a laminated structure of polysilicon and tungsten silicide, is used as a gate electrode material. The gate electrode, generally called a word line, searches for a specific address in a cell region and selects a specific cell to turn on / off a gate. The ability to turn the gate on and off is electrical, so it is important to supply current to a specific cell, which requires reducing the RC delay through the wordline. In order to reduce the RC delay time, the sheet resistance of the gate electrode should be lowered. However, the specific resistance of tungsten silicide, which functions to transfer address current in gate electrodes of polysilicon / tungsten silicide structure, is high from 30 to 70 µ㎠ / ㎠, so that tungsten silicide can be used as a material for gate electrodes in devices of 0.13 µm design rule. The problem arises in that the thickness of the layer must be increased to 1500 kPa or more. Increasing the thickness of the gate electrode makes it difficult to proceed with the subsequent interlayer insulating film forming process and the contact hole forming process, thereby degrading the reliability of the device.
폴리사이드 구조의 게이트 전극에서 나타나는 상기와 같은 문제점을 해결하기 위한 방법 중 하나가 비저항이 낮은 금속 재료를 이용하여 게이트 전극을 형성하는 것이다. 현재 가장 유력한 금속 재료로는 비저항이 약 6μΩ/㎠인 텅스텐이며, 현재에는 텅스텐을 게이트 전극으로 사용하기 위한 연구가 진행되고 있다. 이러한 구조의 게이트 전극은 금속과 연결된 부분으로 전류를 공급받아 그 라인에 연결된 트랜지스터는 모두 스탠바이 상태가 되어야 한다. 이때 텅스텐은 비저항이 작으므로 RC 지연시간이 작아 소자 동작 특성이 개선되게 된다. 그러나, 텅스텐을 이용한 게이트 전극의 가장 큰 문제점은 기판의 손상을 회복시키고 소자의 동작 특성을 양호하게 하기 위한 고온 산화 공정시 텅스텐이 심하게 산화된다는 점이다. 이러한 문제점을 도 1을 참조하여 설명하기로 한다.One of the methods for solving the above problems in the gate electrode of the polyside structure is to form the gate electrode using a metal material having a low specific resistance. At present, the most promising metal material is tungsten having a specific resistance of about 6 µΩ / cm 2, and research is now underway to use tungsten as a gate electrode. The gate electrode of this structure is supplied with current to the part connected to the metal, and all transistors connected to the line must be in a standby state. At this time, tungsten has a small specific resistance, so that the RC delay time is small, thereby improving device operation characteristics. However, the biggest problem of the gate electrode using tungsten is that tungsten is severely oxidized during the high temperature oxidation process to recover the damage of the substrate and to improve the operation characteristics of the device. This problem will be described with reference to FIG. 1.
도 1은 종래 반도체 소자의 게이트 전극 형성 방법을 설명하기 위해 도시한 소자의 단면도이다.1 is a cross-sectional view of a device for explaining a method of forming a gate electrode of a conventional semiconductor device.
반도체 기판(10) 상에 게이트 산화막(11)을 형성하고, 전체구조 상에 폴리실리콘층(12), 접착층(13), 텅스텐층(14), 마스크 산화막(15) 및 반사 방지막(16)을 순차적으로 형성한다. 이후 포토레지스트 패턴(도시되지 않음)을 이용한 노광 및 식각 공정으로 반사 방지막(16), 마스크 산화막(15), 텅스텐층(14), 접차층(13), 폴리실리콘층(12) 및 게이트 산화막(11)의 선택된 부분을 제거하여 게이트 전극을 형성한다. 이후, 노출된 반도체 기판(10) 상의 손상을 회복시키기 위해 고온 산화 공정을 실시하여 산화막(17)을 형성하고 LDD 영역(101)을 형성한다. 다음에, 전체구조 상에 예를 들어, 질화막을 형성하고 전면식각하여 스페이서(18)를 형성하고,이온 주입 공정을 실시하여 접합 영역(102)을 형성한다. 그리고 전체 구조상에 제 1 층간 절연막(19) 및 제 2 층간 절연막(20)을 순차적으로 형성한다.The gate oxide film 11 is formed on the semiconductor substrate 10, and the polysilicon layer 12, the adhesive layer 13, the tungsten layer 14, the mask oxide film 15, and the anti-reflection film 16 are formed on the entire structure. Form sequentially. The anti-reflection film 16, the mask oxide film 15, the tungsten layer 14, the contact layer 13, the polysilicon layer 12, and the gate oxide film may be formed by an exposure and etching process using a photoresist pattern (not shown). The selected portion of 11) is removed to form a gate electrode. Thereafter, a high temperature oxidation process is performed to recover the damage on the exposed semiconductor substrate 10 to form the oxide film 17 and the LDD region 101. Next, for example, a nitride film is formed on the entire structure, and the entire surface is etched to form a spacer 18, and an ion implantation process is performed to form a junction region 102. The first interlayer insulating film 19 and the second interlayer insulating film 20 are sequentially formed on the entire structure.
이와 같은 게이트 전극 형성 공정에서, LDD 영역을 형성하기 전의 고온 산화 공정시 텅스텐층(14)의 노출된 측면이 심하게 산화된 것을 알 수 있다(A).In the gate electrode formation process as described above, it can be seen that the exposed side surface of the tungsten layer 14 is severely oxidized during the high temperature oxidation process before forming the LDD region (A).
다시 말해서, 게이트 전극을 형성하기 위한 식각 공정에서 반도체 기판에 형성된 손상층을 회복시키기 위해 고온 산화막 형성 공정을 진행한 후 이온 주입 공정을 실시하게 되는데, 이때 노출된 텅스텐의 측벽이 심하게 산화되어 이후의 공정을 진행할 수 없게 되는 문제점이 나타나게 된다.In other words, in an etching process for forming a gate electrode, an ion implantation process is performed after a high temperature oxide film formation process for recovering a damaged layer formed on a semiconductor substrate. The problem is that the process cannot proceed.
따라서, 본 발명은 폴리사이드 구조의 게이트 전극 형성 공정을 폴리실리콘 게이트 전극 형성 공정과 텅스텐 실리사이드 게이트 전극 형성 공정을 나누어 실시하고, 기판 상의 손상을 회복시키기 위한 고온 산화 공정은 텅스텐 게이트 전극을 형성하기 전에 실시하므로써, 텅스텐층이 산화되는 것을 방지할 수 있는 반도체 소자의 게이트 전극 형성 방법을 제공하는 데 그 목적이 있다.Accordingly, the present invention is to perform the gate electrode forming process of the polyside structure divided into the polysilicon gate electrode forming process and the tungsten silicide gate electrode forming process, and the high temperature oxidation process for recovering damage on the substrate is performed before forming the tungsten gate electrode. It is an object of the present invention to provide a method for forming a gate electrode of a semiconductor device capable of preventing the tungsten layer from being oxidized.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법은 게이트 산화막이 형성된 반도체 기판 상에 폴리실리콘을 이용한 제 1 게이트 전극을 형성하는 단계; 고온산화공정을 실시하며, 이로 인해 전체구조상에 산화막이 성장되는 단계; 상기 노출된 반도체 기판에 LDD 영역을 형성하고, 상기 제 1 게이트 전극 측벽에 제 1 스페이서를 형성한 후 접합영역을 형성하는 단계; 전체구조 상에 갭 매립을 위한 층간 절연막을 형성하는 단계; 상기 층간 절연막, 산화막 및 폴리실리콘막의 상부를 연마하는 단계; 전체구조 상에 접착층, 텅스텐층, 마스크 산화막 및 제 2 반사 방지막을 순차적으로 형성한 후 패터닝하여 상기 제 1 게이트 전극에 오버랩된 제 2 게이트 전극이 형성되는 단계; 및 상기 제 2 게이트 전극 측벽에 제 2 스페이서를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of forming a gate electrode of a semiconductor device, the method including: forming a first gate electrode using polysilicon on a semiconductor substrate on which a gate oxide film is formed; Performing a high temperature oxidation process, whereby an oxide film is grown on the entire structure; Forming an LDD region on the exposed semiconductor substrate, forming a first spacer on sidewalls of the first gate electrode, and then forming a junction region; Forming an interlayer insulating film for gap filling on the entire structure; Polishing an upper portion of the interlayer insulating film, the oxide film, and the polysilicon film; Sequentially forming an adhesive layer, a tungsten layer, a mask oxide film, and a second anti-reflection film on the entire structure and patterning the second gate electrode overlapping the first gate electrode; And forming a second spacer on the sidewall of the second gate electrode.
도 1은 종래 반도체 소자의 게이트 전극 형성 방법을 설명하기 위해 도시한 소자의 단면도.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a sectional view of a device shown for explaining a gate electrode forming method of a conventional semiconductor device.
도 2a 내지 2d는 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.2A to 2D are cross-sectional views of devices sequentially shown to explain a method of forming a gate electrode of a semiconductor device according to the present invention.
<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>
201 : 반도체 기판 202 : 게이트 산화막201: semiconductor substrate 202: gate oxide film
203 : 폴리실리콘층 204 : 제 1 반사 방지막203: polysilicon layer 204: first antireflection film
205 : 산화막 206 : LDD 영역205: oxide film 206: LDD region
207 : 제 1 스페이서 208 : 접합영역207: first spacer 208: junction region
209 : 제 1 층간 절연막 210 : 제 2 층간 절연막209: first interlayer insulating film 210: second interlayer insulating film
211 : 접착층 212 : 텅스텐층211: adhesive layer 212: tungsten layer
213 : 마스크 산화막 214 : 제 2 반사 방지막213: mask oxide film 214: second antireflection film
215 : 포토레지스트 패턴 216 : 제 2 스페이서215: photoresist pattern 216: second spacer
217 : 제 3 층간 절연막217: third interlayer insulating film
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;
도 2a 내지 2d는 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.2A to 2D are cross-sectional views of devices sequentially shown to explain a method of forming a gate electrode of a semiconductor device according to the present invention.
도 2a에 도시된 바와 같이, 반도체 기판(201) 상에 게이트 산화막(202)을 형성하고, 전체구조 상에 폴리실리콘층(203) 및 제 1 반사 방지막(204)을 형성한 다음, 포토레지스트 패턴(도시하지 않음)을 이용한 노광 및 식각 공정으로 제 1 반사 방지막(204), 폴리실리콘층(203) 및 게이트 산화막(202)의 선택된 영역을 제거하여 제 1 게이트 전극을 형성한다. 이후, 반도체 기판(201) 표면의 손상을 회복시키기 위한 고온 산화 공정을 실시하는데, 이로 인하여 전체구조 상에 산화막(205)이 성장되게 된다. 다음에, 저농도 이온 주입 공정을 실시하여 LDD 영역(206)을 형성한다. 이와 같이 본 발명에서는 폴리실리콘 게이트 전극인 제 1 게이트 전극 형성 후반도체 기판의 손상을 회복하기 위한 고온 산화 공정을 실시하기 때문에 텅스텐층이 산화되는 것을 방지할 수 있다. 이 과정에서 폴리실리콘층(203)의 두께는 후속 화학적 기계적 연마(CMP) 공정 및 텅스텐 배선 형성 공정시 마진을 확보하기 위해 1500 내지 3000Å의 두께로 형성한다. 이 두께는 기존 게이트 전극의 두께보다 작거나 유사한 값을 갖는 두께로서, 폴리실리콘 배선 형성시 식각 공정에서 어려움이 발생하지 않도록 설정된다.As shown in FIG. 2A, the gate oxide film 202 is formed on the semiconductor substrate 201, the polysilicon layer 203 and the first antireflection film 204 are formed over the entire structure, and then the photoresist pattern is formed. The first gate electrode is formed by removing selected regions of the first anti-reflection film 204, the polysilicon layer 203, and the gate oxide film 202 by an exposure and etching process (not shown). Thereafter, a high temperature oxidation process is performed to restore damage to the surface of the semiconductor substrate 201, thereby causing the oxide film 205 to grow on the entire structure. Next, a low concentration ion implantation process is performed to form the LDD region 206. As described above, in the present invention, the tungsten layer can be prevented from being oxidized because the high temperature oxidation process for recovering the damage of the semiconductor substrate after forming the first gate electrode, which is the polysilicon gate electrode, is performed. In this process, the thickness of the polysilicon layer 203 is formed to a thickness of 1500 to 3000Å in order to secure a margin during the subsequent chemical mechanical polishing (CMP) process and tungsten wiring forming process. This thickness is a thickness having a value smaller than or similar to that of the existing gate electrode, and is set such that difficulty is not generated in the etching process when forming the polysilicon wiring.
도 2b에 도시된 바와 같이, 전체구조 상에 예를 들어 산화막을 형성하고 전면식각하여 제 1 게이트 전극 측벽에 제 1 스페이서(207)를 형성한다. 이후 고농도 불순물 주입 공정에 의해 접합 영역(208)을 형성하고, 열공정을 실시하여 접합영역(208)에 주입된 이온을 활성화시킨다. 다음으로, 전체구조 상에 제 1 층간 절연막(209)을 형성한 다음 제 2 층간 절연막(210)을 형성하고 700 내지 800℃의 온도에서 큐링공정을 실시하여 게이트 전극간의 갭을 매립한다. 여기에서, 제 1 스페이서(207)로 산화막을 이용하게 되면 후속 CMP 공정시 연마 식각비 차이가 없어 공정 진행이 용이하게 된다. 제 1 스페이서(207)를 형성하기 위한 산화막은 LPCVD 또는 PECVD 방법을 이용하여 200 내지 400Å의 두께로 형성한다. 제 1 층간 절연막(209)은 퍼니스에서 CVD 방법을 이용하여 200 내지 500Å의 두께로 형성하는데, 제 1 층간 절연막(209)은 갭 매립을 위한 제 2 층간 절연막(210)이 반도체 기판(201)과 직접 접촉하는 것을 방지하는 동시에, 이후의 CMP 공정 후 텅스텐 배선 형성시 중첩 마진을 확보하기 위한 역할을 한다. 갭 매립을 위한 제 2 층간 절연막(210)은 예를 들어 SOG막을 이용하여 형성한다.As shown in FIG. 2B, for example, an oxide film is formed on the entire structure and the surface is etched to form a first spacer 207 on the sidewall of the first gate electrode. Thereafter, the junction region 208 is formed by a high concentration impurity implantation process, and a thermal process is performed to activate ions implanted in the junction region 208. Next, the first interlayer insulating film 209 is formed on the entire structure, and then the second interlayer insulating film 210 is formed, and a curing process is performed at a temperature of 700 to 800 ° C. to fill the gap between the gate electrodes. In this case, when the oxide film is used as the first spacer 207, there is no difference in the polishing etching ratio during the subsequent CMP process, thereby facilitating the process. An oxide film for forming the first spacer 207 is formed to a thickness of 200 to 400 kPa using the LPCVD or PECVD method. The first interlayer insulating film 209 is formed to a thickness of 200 to 500 kW in the furnace by using a CVD method. The first interlayer insulating film 209 is formed by the second interlayer insulating film 210 for gap filling with the semiconductor substrate 201. It prevents direct contact and at the same time serves to secure the overlap margin in the formation of tungsten wiring after the subsequent CMP process. The second interlayer insulating film 210 for gap filling is formed using, for example, an SOG film.
도 2c에 도시된 바와 같이, 폴리실리콘층(203) 표면이 노출되도록 제 2 층간 절연막(210), 제 2 층간 절연막(209), 산화막(205), 제 1 반사 방지막(204) 및 폴리실리콘막(203)의 상부를 CMP 공정으로 연마한다. 이때의 연마 공정에서는 산화막과 폴리실리콘을 동시에 연마하기 위해 연마 선택비가 작은 산화물 슬러리를 사용한다. CMP 공정 진행 후에는 폴리실리콘층(203), 제 1 스페이서(207), 제 1 층간 절연막(209)이 드러나게 되며, 배선 패턴 사이에는 제 2 층간 절연막(210)이 매립되어 있게 된다. 이 연마공정 후 잔류하는 폴리실리콘층(203)의 두께는 500 내지 900Å이 되도록 하여 게이트 전극의 동작에 필요한 폴리실리콘의 두께를 확보하면서 전체 게이트 전극의 두께를 줄이도록 한다. 이후, 세정공정을 실시하고 전체구조 상에 접착층(211), 텅스텐층(212), 마스크 산화막(213) 및 제 2 반사 방지막(214)을 순차적으로 형성하고, 게이트 전극 형성을 위한 포토레지스트 패턴(215)을 형성한다. 여기에서, 접착층(211)은 50 내지 100Å의 두께로 형성하고 텅스텐층(212)은 400 내지 700Å의 두께로 형성하며, 접착층(211) 및 텅스텐층(212)은 PVD 방법 또는 CVD 방법을 이용하여 연속적으로 형성한다. 또한, 포토레지스트 패턴(215)의 폭은 폴리실리콘을 이용한 제 1 게이트 전극의 선폭(약 0.13㎛)보다 100 내지 200Å 정도 두껍게 형성한다. 이는 후속 텅스텐을 이용한 제 2 게이트 전극 패터닝 공정시 중첩 마진을 주어 폴리실리콘층 상부가 드러나지 않도록 하기 위해서이다. 접착층(211)은 텅스텐 나이트라이드막을 이용하여 형성한다. 제 1 게이트 전극 연마공정 후 접착층(211)을 형성하기 전, 폴리실리콘층(203) 배선 상단에 성장된 자연 산화막을 제거하기 위해 BOE 또는 HF 화학품을 사용하여세정 공정을 실시하거나, 고주파 플라즈마 식각 챔버에서 산화막 식각 공정을 추가로 실시하는 것도 가능하다.As shown in FIG. 2C, the second interlayer insulating film 210, the second interlayer insulating film 209, the oxide film 205, the first antireflection film 204 and the polysilicon film are exposed so that the surface of the polysilicon layer 203 is exposed. The upper portion of 203 is polished by a CMP process. In this polishing process, an oxide slurry having a small polishing selectivity is used to simultaneously polish an oxide film and polysilicon. After the CMP process, the polysilicon layer 203, the first spacer 207, and the first interlayer insulating layer 209 are exposed, and the second interlayer insulating layer 210 is buried between the wiring patterns. The thickness of the polysilicon layer 203 remaining after the polishing process is 500 to 900 kPa to reduce the thickness of the entire gate electrode while ensuring the thickness of the polysilicon required for the operation of the gate electrode. Subsequently, the cleaning process is performed, and the adhesive layer 211, the tungsten layer 212, the mask oxide film 213, and the second anti-reflection film 214 are sequentially formed on the entire structure, and a photoresist pattern for forming a gate electrode ( 215). Herein, the adhesive layer 211 is formed to a thickness of 50 to 100 GPa, the tungsten layer 212 is formed to a thickness of 400 to 700 GPa, and the adhesive layer 211 and the tungsten layer 212 are formed using the PVD method or the CVD method. Form continuously. In addition, the width of the photoresist pattern 215 is formed to be about 100 to 200 Å thicker than the line width (about 0.13 μm) of the first gate electrode using polysilicon. This is to give an overlap margin in the subsequent gate electrode patterning process using tungsten so that the upper part of the polysilicon layer is not exposed. The adhesive layer 211 is formed using a tungsten nitride film. Before forming the adhesive layer 211 after the first gate electrode polishing process, a cleaning process is performed using BOE or HF chemicals to remove the native oxide film grown on the top of the polysilicon layer 203 wiring, or a high frequency plasma etching chamber. It is also possible to further perform an oxide film etching process.
도 2d에 도시된 바와 같이, 포토레지스트 패턴(215)을 이용한 노광 및 자기정렬식각 공정으로 제 2 반사 방지막(214), 마스크 산화막(213), 텅스텐층(212) 및 접착층(211)을 제거하여 텅스텐을 재료로 하는 제 2 게이트 전극을 형성한다. 이후, 비트라인 콘택 및 캐패시터 노드 연결을 위한 콘택 형성 공정에서 자기정렬 콘택 공정을 적용하기 위해 접착층(211), 텅스텐층(212), 마스크 산화막(213) 및 제 2 반사 방지막(214)의 측벽에 제 2 스페이서(216)를 형성하고, 전체구조 상에 제 3 층간 절연막(217)을 형성한다. 여기에서 제 2 스페이서(216)는 산화막에 대해 식각 선택비가 있는 질화막을 200 내지 400Å의 두께로 형성한 후 전면식각하므로써 형성된다. 이때 제 2 스페이서간의 거리는 0.05㎛ 이상이 되도록 하는데, 제 2 스페이서간의 거리가 너무 좁으면 후속 공정으로 형성되는 콘택의 크기가 너무 작아지게 되는 문제가 발생할 수 있다. 제 3 층간 절연막(217)은 SOG막 또는 BPSG막을 이용하여 형성한다.As shown in FIG. 2D, the second anti-reflection film 214, the mask oxide film 213, the tungsten layer 212, and the adhesive layer 211 are removed by an exposure and self-alignment etching process using the photoresist pattern 215. A second gate electrode made of tungsten is formed. Subsequently, the sidewalls of the adhesive layer 211, the tungsten layer 212, the mask oxide layer 213, and the second anti-reflection layer 214 are applied to the self-aligned contact process in the contact forming process for connecting the bit line and the capacitor node. The second spacer 216 is formed, and a third interlayer insulating film 217 is formed over the entire structure. Here, the second spacer 216 is formed by forming a nitride film having an etching selectivity with respect to the oxide film to a thickness of 200 to 400 GPa and then etching the entire surface. At this time, the distance between the second spacer is to be 0.05㎛ or more, if the distance between the second spacer is too narrow may cause a problem that the size of the contact formed in the subsequent process is too small. The third interlayer insulating film 217 is formed using an SOG film or a BPSG film.
상술한 바와 같이 본 발명은 폴리실리콘층/텅스텐 실리사이드층의 적층 구조로 된 게이트 전극에서, 폴리실리콘층을 이용한 제 1 게이트 전극을 형성한 후 고온 산화 공정을 실시하여 반도체 기판 상의 손상을 회복시키고, 이어서 텅스텐을 이용한 제 2 게이트 전극을 형성하므로써, 고온 산화 공정에 의해 텅스텐층이 산화되는 현상을 방지할 수 있다. 이에 따라 0.13㎛ 의 디자인 룰을 갖는 소자의 트랜지스터 특성을 조기에 평가하는 것이 가능하게 되며, 선택적 산화막 형성 장비가 불필요하게 되므로 장비 투자비용을 절감시킬 수 있다. 또한, 폴리실리콘층의 단차를 낮추는 것이 용이하고, 텅스텐 식각 후 스페이서의 두께를 조절하는 것이 쉬워 후속 자기정렬 콘택 공정을 가능하게 한다. 그리고 접합영역 형성을 위한 이온주입 공정 후 이온의 활성화를 바로 진행하기 때문에 열공정의 부담을 줄일 수 있는 효과가 있다.As described above, in the gate electrode having a laminated structure of a polysilicon layer / tungsten silicide layer, the first gate electrode using the polysilicon layer is formed and then subjected to a high temperature oxidation process to recover damage on the semiconductor substrate, Subsequently, by forming the second gate electrode using tungsten, the phenomenon in which the tungsten layer is oxidized by the high temperature oxidation process can be prevented. Accordingly, it is possible to evaluate the transistor characteristics of the device having a design rule of 0.13 µm early, and the equipment investment cost can be reduced because the selective oxide film forming equipment becomes unnecessary. In addition, it is easy to lower the level difference of the polysilicon layer, and it is easy to adjust the thickness of the spacer after tungsten etching to enable a subsequent self-aligned contact process. In addition, since the activation of the ions immediately proceeds after the ion implantation process for forming the junction region, the burden of the thermal process can be reduced.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990060544A KR20010063460A (en) | 1999-12-22 | 1999-12-22 | Method of forming a gate electrode in a semiconductor device |
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| KR1019990060544A KR20010063460A (en) | 1999-12-22 | 1999-12-22 | Method of forming a gate electrode in a semiconductor device |
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| KR20010063460A true KR20010063460A (en) | 2001-07-09 |
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| KR1019990060544A KR20010063460A (en) | 1999-12-22 | 1999-12-22 | Method of forming a gate electrode in a semiconductor device |
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| KR (1) | KR20010063460A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100872288B1 (en) * | 2002-07-15 | 2008-12-05 | 매그나칩 반도체 유한회사 | Method for forming gate electrode of imase sensor |
-
1999
- 1999-12-22 KR KR1019990060544A patent/KR20010063460A/en not_active Application Discontinuation
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