KR20040056114A - Method of forming a dual damascene pattern in a semiconductor device - Google Patents

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Abstract

PURPOSE: A method for forming a dual damascene pattern of a semiconductor device is provided to prevent resolution from being decreased by a thickness of a photoresist pattern even in a trench region by forming a trench prior to a via hole in a dual damascene process and by making a thin photoresist pattern for defining a via hole region formed of photoresist with good etch tolerance. CONSTITUTION: A semiconductor substrate(201) is prepared in which an interlayer dielectric(202) is formed and a trench(204) of a predetermined pattern is formed in the interlayer dielectric. A photoresist pattern having a defined via hole region is formed of resist including a crosslinkable agent or resist including a photo active radical generator to decrease a thickness and improve resolution. A baking process is performed to make a radical generated by the photo active radical generator or a crosslinkable agent react with photoresist so that the etch tolerance of the photoresist pattern is increased to compensate for the reduced thickness. A via hole(206) is formed in the interlayer dielectric by an etch process.

Description

반도체 소자의 듀얼 다마신 패턴 형성 방법{Method of forming a dual damascene pattern in a semiconductor device}Method of forming a dual damascene pattern in a semiconductor device

본 발명은 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것으로, 특히 포토레지스트 패턴을 형성하기 위한 노광 및 현상 공정의 해상력을 향상시킬 수 있는 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것이다.The present invention relates to a method for forming a dual damascene pattern of a semiconductor device, and more particularly, to a method for forming a dual damascene pattern of a semiconductor device capable of improving the resolution of an exposure and development process for forming a photoresist pattern.

최근 지속적으로 공정 기술이 발전하여 디자인 룰이 감소하면서 반도체 소자가 집적화 됨에 따라, 배선 저항이나 배선 간의 기생 커패시턴스가 소자의 동작 속도를 결정하는 결정적인 요인으로 작용한다. 최근에는 Al 대신에 Cu를 이용하여 금속 배선을 형성하는 공정이 차세대 소자의 배선 공정으로 각광을 받고 있다.As process technologies continue to develop in recent years, and semiconductor devices are integrated as design rules decrease, wiring resistance or parasitic capacitance between wirings is a decisive factor in determining the operation speed of the devices. In recent years, the process of forming metal wirings using Cu instead of Al has been in the spotlight as the wiring process of next generation devices.

하지만, 구리의 식각 특성이 매우 열악하기 때문에 Cu를 이용하여 배선을 형성하는데 어려움이 있다. 이를 해결하기 위한 방법으로 듀얼 다마신 공정과 전기 도금법을 적용하여 구리뿐만 아니라 식각 특성이 열악한 금속 물질을 이용하여 금속 배선을 형성하고 있다. 듀얼 다마신 공정의 진행 과정을 좀 더 구체적으로 설명하면 다음과 같다.However, since the etching characteristics of copper are very poor, it is difficult to form wiring using Cu. To solve this problem, a dual damascene process and an electroplating method are applied to form a metal wiring using a metal material having poor etching characteristics as well as copper. The process of the dual damascene process will be described in more detail as follows.

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도들이다.1A to 1D are cross-sectional views of devices for describing a dual damascene pattern forming method of a semiconductor device according to the prior art.

도 1a를 참조하면, 반도체 소자를 형성하기 위하여 트랜지스터나 플래시 메모리 셀과 같은 여러 요소(도시되지 않음)가 형성된 반도체 기판(101) 상부에 층간 절연막(102)을 형성한다. 이어서, 층간 절연막(102) 상부에 레지스트를 도포하고 노광 및 현상 공정을 통해 트렌치 영역이 정의된 제1 포토레지스트 패턴(103)을 형성한다.Referring to FIG. 1A, an interlayer insulating layer 102 is formed on a semiconductor substrate 101 on which various elements (not shown), such as a transistor or a flash memory cell, are formed to form a semiconductor device. Subsequently, a resist is applied on the interlayer insulating layer 102, and a first photoresist pattern 103 having a trench region defined through an exposure and development process is formed.

도 1b를 참조하면, 제1 포토레지스트 패턴(도 1a의 103)을 통해 노출된 영역의 층간 절연막(102)을 소정의 깊이까지 식각하여 트렌치(104)를 형성한다. 이후, 제1 포토레지스트 패턴을 제거한다.Referring to FIG. 1B, the trench 104 may be formed by etching the interlayer insulating layer 102 of the region exposed through the first photoresist pattern 103 in FIG. 1A to a predetermined depth. Thereafter, the first photoresist pattern is removed.

도 1c를 참조하면, 층간 절연막(102) 상부에 레지스트를 도포하고 노광 및 현상 공정을 통해 비아홀 영역이 정의된 제2 포토레지스트 패턴(105)을 형성한다.Referring to FIG. 1C, a resist is coated on the interlayer insulating layer 102, and a second photoresist pattern 105 having a via hole region defined through an exposure and development process is formed.

도 1d를 참조하면, 제2 포토레지스트 패턴(도 1c의 105)을 통해 노출된 영역의 층간 절연막(102)을 식각하여 하부의 접합부(도시되지 않음)가 노출되되록 비아홀(106)을 형성한다. 이후, 제2 포토레지스트 패턴을 제거한다. 이로써, 트렌치(104) 및 비아홀(106)로 이루어진 듀얼 다마신 패턴(107)이 형성된다.Referring to FIG. 1D, the via insulation layer 106 is formed by etching the interlayer insulating layer 102 in the exposed region through the second photoresist pattern 105 (in FIG. 1C) to expose the lower junction portion (not shown). . Thereafter, the second photoresist pattern is removed. As a result, a dual damascene pattern 107 including the trench 104 and the via hole 106 is formed.

이후, 도면에는 도시되어 있지 않지만, 후속 공정에서 형성될 금속 배선의 금속 성분이 층간 절연막으로 침투하는 것을 방지하기 위하여 층간 절연막의 표면에 장벽 금속층을 형성한 후, 비아 및 트렌치 내부에만 금속 시드층을 형성하고 전기 도금법으로 비아 및 트렌치를 금속 물질로 매립하여 금속 배선을 형성한다. 금속 배선이 형성된 후에는, 추가로 화학적 기계적 연마 공정을 실시하여 비아 및 트렌치 이외의 층간 절연막 상부에 형성된 얇은 금속막을 제거한다.Thereafter, although not shown in the drawings, a barrier metal layer is formed on the surface of the interlayer insulating film to prevent the metal component of the metal wiring to be formed in the subsequent process from penetrating into the interlayer insulating film, and then the metal seed layer is formed only in the vias and trenches. And vias and trenches are embedded with a metallic material by electroplating to form metal interconnects. After the metal wiring is formed, a chemical mechanical polishing process is further performed to remove the thin metal film formed on the interlayer insulating film other than the vias and the trenches.

상기에서와 같이, 트렌치를 먼저 형성하는 듀얼 다마신 공정은 다른 방식의 듀얼 다마신 공정에 비하여 공정이 단순하고 식각 공정상의 문제점이 적기 때문에 재현성이 높은 공정 방식 중 하나로 인정받았다. 하지만, 리소그라피(Lithography) 측면에서 보면, 비아홀보다 트렌치를 먼저 형성하는 듀얼 다마신 공정은 트렌치에 의해 단차가 발생된 상태에서 비아홀 영역을 정의하기 위한 제2 포토레지스트 패턴을 형성해야 한다. 이로 인해, 도 1c에서와 같이, 트렌치 영역에서는 포토레지스트 패턴이 두껍게 형성되기 때문에 해상력(Resolution)에 치명적인 영향을 주는 문제점이 발생되며, 이를 극복하기가 어려워 최근에는 거의 사용되지 못하는 공정방식으로 인식되고 있다.As described above, the dual damascene process of forming the trench first has been recognized as one of the highly reproducible process methods because the process is simple and the etching process has fewer problems than other dual damascene processes. However, in terms of lithography, the dual damascene process of forming the trench before the via hole must form a second photoresist pattern for defining the via hole region in the stepped state caused by the trench. As a result, as shown in FIG. 1C, since the photoresist pattern is thickly formed in the trench region, a problem that has a fatal effect on resolution occurs, and it is difficult to overcome the problem and is recognized as a process method that is rarely used recently. have.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 비아홀보다 트렌치를 먼저 형성하는 듀얼 다마신 공정에서 트렌치를 형성한 후 비아홀 영역을 정의하기 위한 포토레지스트 패턴을 식각 내성이 우수한 포토레지스트로 얇게 형성함으로써, 트렌치 영역에서도 포토레지스트 패턴의 두께에 의해 해상력이 저하되는 것을 방지하여 공정의 신뢰성을 향상시킬 수 있는 반도체 소자의 듀얼 다마신 패턴 형성 방법을 제공하는데 그 목적이 있다.Accordingly, the present invention by forming a trench in the dual damascene process to form a trench before the via hole in order to solve the above problems by forming a thin photoresist pattern for defining the via hole region with a photoresist excellent in etching resistance, It is an object of the present invention to provide a method for forming a dual damascene pattern of a semiconductor device, which can improve the reliability of the process by preventing the resolution from being lowered by the thickness of the photoresist pattern even in the trench region.

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도들이다.1A to 1D are cross-sectional views of devices for describing a dual damascene pattern forming method of a semiconductor device according to the prior art.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도들이다.2A to 2D are cross-sectional views of devices for describing a dual damascene pattern forming method of a semiconductor device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

101, 201 : 반도체 기판 102, 202 : 층간 절연막101, 201: semiconductor substrate 102, 202: interlayer insulating film

103, 203 : 제1 포토레지스트 패턴 104, 204 : 트렌치103,203: first photoresist pattern 104,204: trench

105, 205 : 제2 포토레지스트 패턴 106, 206 : 비아홀105, 205: second photoresist pattern 106, 206: via hole

107, 207 : 듀얼 다마신 패턴107, 207: dual damascene pattern

본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법은 층간 절연막이 형성되고, 층간 절연막에는 소정의 패턴으로 트렌치가 형성된 반도체 기판이 제공되는 단계와, 해상력이 향상되도록 두께를 낮추기 위하여 교환 결합 가능 물질이 포함된 레지스트 또는 노광 활성기 발생물이 포함된 레지스트로 비아홀 영역이 정의된 포토레지스트 패턴을 형성하는 단계와, 베이킹 공정으로 노광 활성기 발생물에서 생성된 라디컬이나 교환 결합 가능 물질을 포토레지스트와 반응시켜 낮아진 두께가 보상되도록 포토레지스트 패턴의 식각 내성을 증가시키는 단계 및 식각 공정으로 층간 절연막에 비아홀을 형성하는 단계를 포함한다.In the method of forming a dual damascene pattern of a semiconductor device according to an exemplary embodiment of the present invention, an interlayer insulating film is formed, and a semiconductor substrate having trenches formed in a predetermined pattern is provided on the interlayer insulating film, and a replacement is performed to reduce the thickness so as to improve resolution. Forming a photoresist pattern in which a via hole region is defined by a resist including a bondable material or a resist including an exposure activator generation, and a baking process to photograph the radical or exchangeable bond material generated from the exposure activator generation. Increasing the etch resistance of the photoresist pattern so as to compensate for the lower thickness by reacting with the resist and forming a via hole in the interlayer insulating film by an etching process.

상기에서, 레지스트로 교환 결합 가능 물질이 포함된 레지스트 또는 노광 활성기 발생물이 포함된 레지스트를 도포하여 고분자 화합물과 혼합되는 것을 방지할 수 있다. 이때, 교환 결합 가능 물질은 다기능 에테르나 다기능 알킬 할로 화합물이며, 다기능 에테르는 메틸 에테르 또는 에틸 에테르일 수 있다. 노광 활성기 발생물은 써멀 라디컬 제네레이터나 그 유도체일 수 있다.In the above, a resist containing an exchangeable bond or a resist containing an exposure activator generation may be applied to the resist to prevent mixing with the polymer compound. In this case, the exchangeable material may be a multifunctional ether or a multifunctional alkyl halo compound, and the multifunctional ether may be methyl ether or ethyl ether. The exposure activator product may be a thermal radical generator or a derivative thereof.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be embodied in various different forms, and only the embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information. In the drawings, like reference numerals refer to like elements.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도들이다.2A to 2D are cross-sectional views of devices for describing a dual damascene pattern forming method of a semiconductor device according to an embodiment of the present invention.

도 2a를 참조하면, 반도체 소자를 형성하기 위하여 트랜지스터나 플래시 메모리 셀과 같은 여러 요소(도시되지 않음)가 형성된 반도체 기판(201) 상부에 층간 절연막(202)을 형성한다. 이어서, 층간 절연막(202) 상부에 레지스트를 도포하고 노광 및 현상 공정을 통해 트렌치 영역이 정의된 제1 포토레지스트 패턴(203)을 형성한다.Referring to FIG. 2A, an interlayer insulating layer 202 is formed on a semiconductor substrate 201 on which various elements (not shown), such as a transistor or a flash memory cell, are formed to form a semiconductor device. Subsequently, a resist is applied on the interlayer insulating layer 202, and a first photoresist pattern 203 having a trench region defined through an exposure and development process is formed.

도 2b를 참조하면, 제1 포토레지스트 패턴(도 2a의 203)을 통해 노출된 영역의 층간 절연막(202)을 소정의 깊이까지 식각하여 트렌치(204)를 형성한다. 이후, 제1 포토레지스트 패턴을 제거한다.Referring to FIG. 2B, the trench 204 is formed by etching the interlayer insulating layer 202 of the region exposed through the first photoresist pattern 203 of FIG. 2A to a predetermined depth. Thereafter, the first photoresist pattern is removed.

도 2c를 참조하면, 층간 절연막(202) 상부에 레지스트를 도포하고 노광 및 현상 공정을 통해 비아홀 영역이 정의된 제2 포토레지스트 패턴(205)을 형성한다. 이때, 트렌치가 형성된 영역에서 제2 포토레지스트 패턴(205)이 두껍게 형성되어 노광 및 현상 공정 시 해상력이 저하되는 것을 방지하기 위하여 제2 포토레지스트 패턴(205)을 최대한 얇게 형성해야 한다.Referring to FIG. 2C, a resist is coated on the interlayer insulating layer 202, and a second photoresist pattern 205 having a via hole region defined through an exposure and development process is formed. In this case, the second photoresist pattern 205 should be formed as thin as possible in order to prevent the second photoresist pattern 205 from being thickly formed so that the resolution is reduced during the exposure and development processes.

하지만, 제2 포토레지스트 패턴(205)을 너무 얇게 형성하면 비아홀을 형성하기 위한 식각 공정 시 트렌치 이외의 기판(201) 상부에 형성된 제2 포토레지스트 패턴(205)이 식각되면서 기판(201) 표면이 노출되고, 이로 인해 기판(201) 표면에 식각 손상이 발생될 수 있다. 따라서, 제2 포토레지스트 패턴(205)을 얇게 형성하면서 식각 공정 시 식각되는 정도를 최소화하기 위해서는 식각 내성이 우수한 제2 포토레지스트 패턴(205)을 형성해야 한다. 식각 내성이 우수한 제2 포토레지스트 패턴(205)을 형성하는 실시예를 설명하면 다음과 같다.However, if the second photoresist pattern 205 is formed too thin, the surface of the substrate 201 may be etched by etching the second photoresist pattern 205 formed on the substrate 201 other than the trench during the etching process for forming the via hole. The exposure may occur, which may cause etching damage to the surface of the substrate 201. Therefore, in order to minimize the degree of etching during the etching process while forming the second photoresist pattern 205 thin, the second photoresist pattern 205 having excellent etching resistance should be formed. An embodiment of forming the second photoresist pattern 205 having excellent etching resistance will be described below.

식각 내성이 우수한 제2 포토레지스트 패턴(205)을 형성하는 첫 번째 실시예로 교환 결합 가능 물질(Crosslinkable Agent)이 포함된 레지스트를 사용하여 제2 포토레지스트 패턴(205)을 형성할 수 있다.As a first embodiment of forming the second photoresist pattern 205 having excellent etching resistance, the second photoresist pattern 205 may be formed using a resist including a crosslinkable agent.

교환 결합 가능 물질이 포함된 레지스트로 포토레지스트 패턴을 형성하면, 패턴 형성과 동시에 PEB(Post Exposure bake) 공정에서 열(Thermal)에 의해 교환결합 가능 물질과 노광된 영역의 OH기(OH Terminal) 간의 결합이 이루어져, 식각 내성이 우수한 포토레지스트 패턴을 형성할 수 있다. 이때, 베이킹 공정은 오븐이나 핫플레이트 가열 방식으로 실시하며, 50 내지 250℃에서 실시할 수 있다.When the photoresist pattern is formed of a resist including an exchange bondable material, the pattern is formed and simultaneously exchanged between the exchange bondable material and the OH terminal in the exposed region by thermal in a PEB (Post Exposure bake) process. The bonding may be performed to form a photoresist pattern having excellent etching resistance. At this time, the baking step is carried out by an oven or hot plate heating method, it can be carried out at 50 to 250 ℃.

상기에서, 교환 결합 가능 물질로는 다기능 에테르(Multi-Functional Ether)나 다기능 알킬 할로 화합물(Multi-Functional Alkyl Halo Compound)을 사용할 수 있다. 이때, 다기능 에테르로는 메틸 에테르(Methyl Ether) 또는 에틸 에테르(Ethyl Ether)를 사용할 수 있다. 다기능 알킬 할로 화합물로는 알킬 크롤로 화합물(Alkyl Chloro Compound), 알킬 브로모 화합물(Alkyl Bromo Compound), 알킬 이오도 화합물(Alkyl Iodo Compound)을 사용할 수 있다.In the above, as a material capable of exchange coupling, a multi-functional block or a multi-functional alkyl halo compound may be used. In this case, as the multifunctional ether, methyl ether or ethyl ether may be used. As the multifunctional alkyl halo compound, an alkyl chloro compound, an alkyl bromo compound, and an alkyl iodo compound may be used.

식각 내성이 우수한 제2 포토레지스트 패턴(205)을 형성하는 두 번째 실시예로 노광 활성기 발생물(Photo Active Radical Generator)이 포함된 레지스트를 사용하여 제2 포토레지스트 패턴(205)을 형성할 수 있다.As a second embodiment of forming the second photoresist pattern 205 having excellent etching resistance, the second photoresist pattern 205 may be formed by using a resist including a photo active radical generator. .

노광 활성기 발생물(Photo Active Radical Generator)이 포함된 레지스트로 포토레지스트 패턴을 형성하면, PEB(Post Exposure bake) 공정에서 노광 활성기 발생물에서 생성된 기(Radical)에 의해 C-C 결합(Bond)이 이루어져, 식각 내성이 우수한 포토레지스트 패턴을 형성할 수 있다. 이때, 베이킹 공정은 오븐이나 핫플레이트 가열 방식으로 실시하며, 50 내지 250℃에서 실시할 수 있다. 상기에서, 노광 활성기 발생물로는 AIBN와 같은 써멀 라디컬 제네레이터나 그 유도체를 사용할 수 있다.When a photoresist pattern is formed of a resist including a photo active radical generator, a CC bond is formed by a radical generated from the exposure active group generator in a post exposure bake (PEB) process. It is possible to form a photoresist pattern excellent in etching resistance. At this time, the baking step is carried out by an oven or hot plate heating method, it can be carried out at 50 to 250 ℃. In the above, a thermal radical generator such as AIBN or a derivative thereof can be used as the exposure activator generation product.

상기의 방법을 통해, 전체적으로 포토레지스트를 얇게 도포한 후 노광 및 현상 공정으로 실시함으로써, 해상력이 저하되는 것을 방지할 수 있어 패터닝 특성이 우수한 제2 포토레지스트 패턴(205)을 형성할 수 있다.Through the above method, by applying a thin photoresist as a whole and then performing the exposure and development processes, it is possible to prevent the resolution from being lowered and to form the second photoresist pattern 205 having excellent patterning characteristics.

도 2d를 참조하면, 제2 포토레지스트 패턴(도 2c의 205)을 통해 노출된 영역의 층간 절연막(202)을 식각하여 하부의 접합부(도시되지 않음)가 노출되도록 비아홀(206)을 형성한다. 이후, 제2 포토레지스트 패턴을 제거한다. 이로써, 트렌치(204) 및 비아홀(206)로 이루어진 듀얼 다마신 패턴(207)이 형성된다.Referring to FIG. 2D, the via hole 206 is formed to etch the interlayer insulating layer 202 of the region exposed through the second photoresist pattern 205 of FIG. 2C to expose the lower junction portion (not shown). Thereafter, the second photoresist pattern is removed. As a result, the dual damascene pattern 207 formed of the trench 204 and the via hole 206 is formed.

이후, 도면에는 도시되어 있지 않지만, 후속 공정에서 형성될 금속 배선의 금속 성분이 층간 절연막으로 침투하는 것을 방지하기 위하여 층간 절연막의 표면에 장벽 금속층을 형성한 후, 비아 및 트렌치 내부에만 금속 시드층을 형성하고 전기 도금법으로 비아 및 트렌치를 금속 물질로 매립하여 금속 배선을 형성한다. 금속 배선이 형성된 후에는, 추가로 화학적 기계적 연마 공정을 실시하여 비아 및 트렌치 이외의 층간 절연막 상부에 형성된 얇은 금속막을 제거한다.Thereafter, although not shown in the drawings, a barrier metal layer is formed on the surface of the interlayer insulating film to prevent the metal component of the metal wiring to be formed in the subsequent process from penetrating into the interlayer insulating film, and then the metal seed layer is formed only in the vias and trenches. And vias and trenches are embedded with a metallic material by electroplating to form metal interconnects. After the metal wiring is formed, a chemical mechanical polishing process is further performed to remove the thin metal film formed on the interlayer insulating film other than the vias and the trenches.

상술한 바와 같이, 본 발명은 비아홀보다 트렌치를 먼저 형성하는 듀얼 다마신 공정에서 트렌치를 형성한 후 비아홀 영역을 정의하기 위한 포토레지스트 패턴을 식각 내성이 우수한 포토레지스트로 얇게 형성함으로써, 트렌치 영역에서도 포토레지스트 패턴의 두께에 의해 해상력이 저하되는 것을 방지하여 공정의 신뢰성을 향상시킬 수 있다.As described above, the present invention forms a trench in the dual damascene process of forming a trench before the via hole, and then forms a thin photoresist pattern for defining the via hole region with a photoresist having excellent etching resistance, thereby forming a photo in the trench region. Resolution can be prevented from being lowered by the thickness of the resist pattern, thereby improving the reliability of the process.

Claims (6)

층간 절연막이 형성되고, 상기 층간 절연막에는 소정의 패턴으로 트렌치가 형성된 반도체 기판이 제공되는 단계;An interlayer insulating film is formed, and the interlayer insulating film is provided with a semiconductor substrate having trenches formed in a predetermined pattern; 해상력이 향상되도록 두께를 낮추기 위하여 교환 결합 가능 물질이 포함된 레지스트 또는 노광 활성기 발생물이 포함된 레지스트로 비아홀 영역이 정의된 포토레지스트 패턴을 형성하는 단계;Forming a photoresist pattern in which the via hole region is defined by a resist including an exchange bondable material or a resist including an exposure activator generation so as to reduce the thickness so that the resolution is improved; 베이킹 공정으로 상기 노광 활성기 발생물에서 생성된 라디컬이나 교환 결합 가능 물질을 상기 포토레지스트와 반응시켜 낮아진 두께가 보상되도록 상기 포토레지스트 패턴의 식각 내성을 증가시키는 단계; 및Increasing the etch resistance of the photoresist pattern to compensate for the lower thickness by reacting radicals or exchangeable materials generated in the exposure activator product with the photoresist in a baking process; And 식각 공정으로 상기 층간 절연막에 비아홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 패턴 형성 방법.And forming a via hole in the interlayer insulating layer by an etching process. 제 1 항에 있어서,The method of claim 1, 상기 교환 결합 가능 물질은 다기능 에테르나 다기능 알킬 할로 화합물인 것을 특징으로 하는 반도체 소자의 마스크 패턴 형성 방법.The exchange bondable material is a mask pattern forming method of a semiconductor device, characterized in that the multifunctional ether or multifunctional alkyl halo compound. 제 2 항에 있어서,The method of claim 2, 상기 다기능 에테르는 메틸 에테르 또는 에틸 에테르인 것을 특징으로 하는 반도체 소자의 마스크 패턴 형성 방법.The multifunctional ether is a mask pattern forming method of a semiconductor device, characterized in that the methyl ether or ethyl ether. 제 2 항에 있어서,The method of claim 2, 상기 다기능 알킬 할로 화합물은 알킬 크롤로 화합물, 알킬 브로모 화합물, 알킬 이오도 화합물인 것을 특징으로 하는 반도체 소자의 마스크 패턴 형성 방법.The multifunctional alkyl halo compound is a mask pattern forming method for a semiconductor device, characterized in that the alkyl crawlo compound, alkyl bromo compound, alkyl iodo compound. 제 1 항에 있어서,The method of claim 1, 상기 노광 활성기 발생물은 써멀 라디컬 제네레이터이나 그 유도체인 것을 특징으로 하는 반도체 소자의 마스크 패턴 형성 방법.And the exposure activator generation is a thermal radical generator or a derivative thereof. 제 1 항에 있어서,The method of claim 1, 상기 베이킹 공정은 오븐이나 핫플레이트 가열 방식으로 실시하며, 50 내지 250℃에서 실시하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 패턴 형성 방법.The baking process is performed by an oven or a hot plate heating method, the dual damascene pattern forming method of a semiconductor device, characterized in that carried out at 50 to 250 ℃.
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