KR20040054053A - Method for fabricating a semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로서, 더욱 상세하게는 게이트 전극 형성 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for forming a gate electrode.
모스 트랜지스터는 반도체 소자의 핵심을 이루는 구성요소로서, 세 개의 전극, 즉, 게이트 전극, 소오스 및 드레인을 구비한다. 게이트 전극은 실리콘으로 이루어진 반도체 기판과의 사이에 개재하는 게이트 절연막에 의해 반도체 기판으로부터 절연되며, 소오스 및 드레인 영역은 각각 게이트 전극 외측의 반도체 기판에 형성된다. 통상적으로 게이트 전극 물질로서 게이트 절연막에 대해서 고온에서 우수한 계면 특성을 가지는 폴리실리콘이 사용된다.The MOS transistor is a constituent element of a semiconductor device, and has three electrodes, that is, a gate electrode, a source, and a drain. The gate electrode is insulated from the semiconductor substrate by a gate insulating film interposed between the semiconductor substrate made of silicon, and the source and drain regions are formed in the semiconductor substrate outside the gate electrode, respectively. Typically, as the gate electrode material, polysilicon having excellent interfacial properties at high temperatures with respect to the gate insulating film is used.
이와 같은 모스 트랜지스터는 통상적으로 반도체 기판에 게이트 절연막 및 게이트 전극막을 차례로 형성한 후 이들 막질을 선택적으로 식각하여 게이트 전극을 형성한 후 이온 주입 공정을 진행함으로써 형성된다. 이때, 게이트 전극 형성을 위한 식각 공정으로인해, 게이트 절연막이 식각 손상을 받으며, 게이트 전극 하부의 가장자리는 날카로운 프로파일(즉, 직각 프로파일)을 갖게되어 그곳에 전기장이 집중하게된다. 따라서, 이와 같은 문제점을 해결하기 위해, 통상적으로 게이트 전극 형성을 위한 식각 공정을 진행한 이후, 이른바 게이트 산화(또는 폴리 산화)라고 불리우는 산화 공정을 진행한다.Such a MOS transistor is typically formed by sequentially forming a gate insulating film and a gate electrode film on a semiconductor substrate, then selectively etching these film materials to form a gate electrode, and then performing an ion implantation process. At this time, the etching process for forming the gate electrode, the gate insulating film is etched damage, the edge of the lower gate electrode has a sharp profile (that is, a right angle profile) and the electric field is concentrated there. Therefore, in order to solve such a problem, after performing an etching process for forming a gate electrode, an oxidation process called so-called gate oxidation (or poly oxidation) is usually performed.
본 발명 이전까지의 게이트 산화 공정은 열산화 공정을 이용하였다. 즉, 반도체 기판을 노(furnace)에 집어 넣은 후, 약 400℃에서 시작하여 약 1시간 동안 온도를 높여 고온, 예컨대, 약 800 내지 1000℃ 까지 도달하게 한 후 산소를 포함하는 가스, 예컨대, O2또는 H2O를 흘려 보내 산소와 실리콘 사이의 반응을 일으켜 약 2시간 동안 게이트 산화 공정을 진행한다. O2를 사용하는 경우를 건식 산화라 하고, H2O 를 사용하는 경우를 습식 산화라 하며, 각각 아래와 같은 반응이 일어난다.Prior to the present invention, the gate oxidation process used a thermal oxidation process. That is, after placing the semiconductor substrate in a furnace, starting at about 400 ° C. and raising the temperature for about 1 hour to reach a high temperature, for example, about 800 to 1000 ° C., and then containing a gas containing oxygen, such as O 2 or H 2 O is flowed to cause a reaction between oxygen and silicon, and the gate oxidation process is performed for about 2 hours. The use of O 2 is called dry oxidation, and the use of H 2 O is called wet oxidation, and the following reactions occur respectively.
Si + O2→SiO2(건식 산화)Si + O 2 → SiO 2 (dry oxidation)
Si + 2H2O →SiO2+ 2H2(습식 산화)Si + 2H 2 O → SiO 2 + 2H 2 (wet oxidation)
하지만 상술한 통상적인 열산화를 이용한 게이트 산화 공정은 높은 온도에서 오랜 시간 동안 진행되기 때문에, 과도한 산화가 일어나서 게이트 전극 가장자리 부근에서 과도한 산화가 발생하여 채널쪽으로 산화막이 과도하게 성장하는 버즈빅(Bird's beak) 현상이 발생할 수 있다. 이러한 버즈빅 현상은 트랜지스터 문턱전압을 변동시키는 요인이 된다. 특히, 최근의 고집적화 반도체 소자의 경우, 게이트 전극 하부 전체(즉, 채널 영역 전체)에서 산화가 발생하여(펀치쓰루) 유효 게이트 절연막의 전체 두께가 증가하는 문제점이 발생한다.However, since the gate oxidation process using the conventional thermal oxidation described above is performed for a long time at a high temperature, excessive oxidation occurs and excessive oxidation occurs near the edge of the gate electrode, resulting in excessive growth of the oxide film toward the channel. ) May occur. This buzzing phenomenon is a factor that causes the transistor threshold voltage to fluctuate. In particular, in the recent highly integrated semiconductor device, oxidation occurs (punchthrough) in the entire lower portion of the gate electrode (i.e., the entire channel region), causing a problem that the overall thickness of the effective gate insulating film increases.
또 최근에, 게이트 전극 물질인 폴리실리콘에 채널형과 동일한 형의 불순물을 도핑시키는 듀얼 게이트(dual gate) 기술이 많이 사용되고 있다. 듀얼 게이트는 채널 표층의 기능을 강화시키고 대칭적인 저전압 동작을 가능하게 하는 이점이 있다. 이와 같은 고성능의 듀얼 게이트형 CMOS 트랜지스터를 제작함에 있어서, PMOS 트랜지스터의 게이트 전극을 형성하는 폴리실리콘의 도핑 불순물로 보론을 많이 사용하게 된다. 하지만 보론은 높은 온도하에서 용이하게 확산하여 하부의 게이트 절연막으로 침투한다. 따라서 통상적으로 고온에서 수행되는 게이트 산화 공정을 듀얼 게이트 공정에 적용할 경우 보론 침투 문제가 발생한다. 결과적으로 게이트 산화막의 신뢰성을 확보할 수 없게 된다.In recent years, a dual gate technology in which polysilicon, which is a gate electrode material, is doped with impurities of the same type as the channel type has been widely used. Dual gates have the advantage of enhancing channel surface features and enabling symmetrical low voltage operation. In fabricating such a high performance dual gate type CMOS transistor, boron is often used as a doping impurity of polysilicon forming the gate electrode of the PMOS transistor. However, boron diffuses easily at high temperatures and penetrates into the lower gate insulating film. Therefore, when the gate oxidation process, which is usually performed at a high temperature, is applied to the dual gate process, boron penetration problems occur. As a result, the reliability of the gate oxide film cannot be secured.
한편, 최근 반도체 소자가 점점 고집적화함에 따라 통상적인 폴리실리콘 게이트 전극으로는 고집적화 추세에 부응하여 적당한 동작 속도 및 게이트 전극의 면저항을 만족시킬 수가 없게 되었다. 이에 따라 최근 폴리실리콘 상부에 고융점 금속, 예를 들면, 텅스텐 등을 적층하여 금속 게이트 전극을 형성하고 있다. 하지만 금속 게이트 전극으로 사용되는 텅스텐 등은 산화가 매우 잘되어 상술한 통상적인 게이트 산화 공정에서 이상 산화(abnormal oxidation)가 일어나 여러 가지 문제점을 발생시키고 있다. 예컨대, 후속 측벽 스페이서 형성 공정에서 이상 산화가 일어난 부분에 제대로 스페이서가 형성되지 못하여 후속 열처리 공정 등에서 이곳을 통해 또한 산화가 일어날 수 있다.On the other hand, as semiconductor devices have been increasingly integrated in recent years, conventional polysilicon gate electrodes have not been able to satisfy a proper integration speed and sheet resistance of gate electrodes in response to the trend of high integration. Accordingly, a metal gate electrode is formed by laminating a high melting point metal, for example, tungsten, on top of polysilicon. However, tungsten or the like used as the metal gate electrode is very well oxidized, and thus, abnormal oxidation occurs in the above-described conventional gate oxidation process, causing various problems. For example, the spacer may not be properly formed at a portion where abnormal oxidation has occurred in the subsequent sidewall spacer forming process, and oxidation may also occur through the subsequent heat treatment process or the like.
따라서, 새로운 게이트 산화 공정이 절실히 요구되고 있다.Therefore, a new gate oxidation process is urgently needed.
이에 본 발명은 이상에서 언급한 문제점들을 해결하기 위해 본 발명이 안출되었으며, 저온에서 짧은 시간에 게이트 산화 공정을 진행하여 신뢰성 있는 반도체 소자를 제조하는 방법을 제공하는 것이 본 발명이 이루고자 하는 기술적 과제이다.Accordingly, the present invention has been made to solve the above-mentioned problems, and to provide a method for manufacturing a reliable semiconductor device by performing a gate oxidation process at a short time at a low temperature is a technical object of the present invention to achieve. .
도1 내지 도3은 본 발명의 일 실시예에 따른 게이트 전극 형성 방법을 공정의 순서에 따른 주요 공정에서의 반도체 기판의 단면도들이다.1 to 3 are cross-sectional views of a semiconductor substrate in a main process according to an order of a process of forming a gate electrode according to an embodiment of the present invention.
도4 내지 도8은 본 발명의 다른 실시예에 따른 게이트 전극 형성 방법을 공정의 순서에 따른 주요 공정에서의 반도체 기판의 단면도들이다.4 through 8 are cross-sectional views of a semiconductor substrate in a main process according to a sequence of processes for forming a gate electrode according to another embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
111 : 기판 113 : 게이트 산화막111 substrate 113 gate oxide film
115 : 폴리 실리콘 117 : 금속막(또는 금속 실리사이드막)115: polysilicon 117: metal film (or metal silicide film)
116 : 보론 도핑 폴리 실리콘 119 : 게이트 전극막116: boron doped polysilicon 119: gate electrode film
121 : 질화막 123 : 적층 게이트 전극121: nitride film 123: laminated gate electrode
상기 기술적 과제를 해결하기 위해 본 발명은 게이트 전극 형성을 위한 식각 공정을 진행한 후 산소 플라즈마 또는 산소 라디칼을 도입하여 게이트 산화 공정을 진행하는 것을 일 특징으로 한다.In order to solve the above technical problem, the present invention is characterized in that the gate oxidation process is performed by introducing an oxygen plasma or oxygen radical after the etching process for forming the gate electrode.
산소 플라즈마 및 산소 라디칼의 소스 가스로서 산소 또는 일산화 이질소(N2O)를 사용할 수 있다.Oxygen or dinitrogen monoxide (N 2 O) may be used as the source gas of oxygen plasma and oxygen radicals.
산소 플라즈마 또는 산소 라디칼을 이용한 게이트 산화 공정은 반응성이 우수하기 때문에, 낮은 온도, 예컨대, 400℃ 이하의 온도에서 진행될 수 있다. 따라서, 열적 부담을 줄일 수 있기 때문에, 보론 침투 문제 등을 방지할 수 있다.Since the gate oxidation process using oxygen plasma or oxygen radicals is excellent in reactivity, the gate oxidation process may be performed at a low temperature, for example, 400 ° C. or less. Therefore, since the thermal burden can be reduced, it is possible to prevent boron penetration problems and the like.
바람직하게, 약 250℃ 정도에서 약 1토르(torr)의 압력하에서 진행한다. 산소 플라즈마 또는 산소 라디칼을 이용한 게이트 산화 공정은 그 속도가 통상적인 로(furnace)에서 진행되는 열산화를 이용한 게이트 산화보다 훨씬 빠르다. 따라서 짧은 시간에 원하는 게이트 산화를 달성할 수 있어, 버즈빅 문제, 산화막 펀치쓰루 문제 등을 방지할 수 있다.Preferably, the process proceeds under a pressure of about 1 torr at about 250 ° C. The gate oxidation process using oxygen plasma or oxygen radicals is much faster than gate oxidation with thermal oxidation, which proceeds in conventional furnaces. Therefore, it is possible to achieve a desired gate oxidation in a short time, thereby preventing the buzz big problem, oxide film punch-through problem, and the like.
이하 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 본 발명에 대한 보다 명확한 이해를 위해서 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the scope of the invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers (or films) and regions are exaggerated for a clearer understanding of the invention. In addition, where it is said that a layer (or film) is "on" another layer (or film) or substrate, it may be formed directly on another layer (or film) or substrate or a third layer between them. (Or membrane) may be interposed. Like numbers refer to like elements throughout.
도1 내지 도3은 본 발명의 일 실시예에 따른 게이트 전극 형성 방법을 설명하기 위한 공정 순서에 따른 주요 공정 단계에서의 반도체 기판의 단면도들이다.먼저 도1을 참조하여, 반도체 기판(111) 상에 게이트 절연막(113), 게이트 전극막(119) 및 질화막(121)을 차례로 형성한다. 상기 반도체 기판(111)은 통상적인 방법에 따라 형성된 단결정 실리콘 기판으로서, 도핑되는 불순물 타입에 따라, 피(p)형 또는 엔(n)형 기판일 수 있다.1 to 3 are cross-sectional views of a semiconductor substrate in major process steps according to a process sequence for explaining a method of forming a gate electrode according to an embodiment of the present invention. Referring first to FIG. The gate insulating film 113, the gate electrode film 119, and the nitride film 121 are formed in this order. The semiconductor substrate 111 is a single crystal silicon substrate formed according to a conventional method, and may be a p-type or an n-type substrate, depending on the type of impurity to be doped.
상기 게이트 절연막(113)은 열산화 방법 등으로 형성되는 산화막으로서, 소자 특성에 맞게 적절한 두께로 형성된다. 상기 게이트 전극막(119)은 도전성 막질로 형성된다. 본 실시예에서, 상기 게이트 전극막(119)은, 예컨대, 소자 저항 특성을 향상시키 위해 순차적으로 형성된 폴리 실리콘(115) 및 텅스텐 실리사이드(117)를 포함한다. 상기 텅스텐 실리사이드(117) 대신 텅스텐을 사용할 수도 있다. 이와 같은 텅스텐, 텅스텐 실리사이드는 비저하이 폴리 실리콘보다 낮아 저저항 게이트 전극을 구현할 수 있다. 상기 폴리 실리콘(115) 및 상기 텅스텐(117) 사이에 이들 사이의 반응을 방지하기 위한 도전성 장벽막(도시하지 않음)을 더 형성하는 것이 바람직하다.The gate insulating layer 113 is an oxide film formed by a thermal oxidation method or the like, and is formed to a thickness suitable for device characteristics. The gate electrode film 119 is formed of a conductive film. In the present embodiment, the gate electrode layer 119 includes, for example, polysilicon 115 and tungsten silicide 117 sequentially formed to improve device resistance characteristics. Tungsten may be used instead of the tungsten silicide 117. Such tungsten and tungsten silicide are lower than non-low polysilicon to implement a low resistance gate electrode. It is preferable to further form a conductive barrier film (not shown) between the polysilicon 115 and the tungsten 117 to prevent a reaction therebetween.
상기 폴리 실리콘(115)은 잘알려진 방법, 예컨대, 화학적 기상 증착법(CVD:Chemical Vapor Deposition) 등으로 형성될 수 있으며, 상기 텅스텐 실리사이드(117) 역시 잘 알려진 방법, 예컨대, 화학저 기상증착법 등으로 형성될 수 있다. 상기 질화막(121) 역시 예컨대, 화확적 기상 증착법 으로 형성될 수 있다.The polysilicon 115 may be formed by a well-known method, for example, chemical vapor deposition (CVD), and the tungsten silicide 117 may also be formed by a well-known method, such as, for example, chemical low vapor deposition. Can be. The nitride film 121 may also be formed by, for example, chemical vapor deposition.
다음 도2를 참조하여, 상기 적층된 막질들(121,117,115,113)을 차례로 패터닝하여 게이트 절연막 패턴(113a), 폴리 실리콘 패턴(115a), 텅스텐 실리사이드 패턴(117a) 및 질화막 패턴(121a)이 차례로 쌓인 적층 구조의 게이트 전극(123)을 형성한다. 즉, 상기 질화막(121) 상에 소정의 모양을 갖는 포토레지스트 패턴(미도시)을 형성하고 이를 식각 마스크로 사용하여 하부에 노출된 막질들을 식각하여 상기 게이트 전극(123)을 형성한다.Next, referring to FIG. 2, the stacked layers of films 121, 117, 115, and 113 are sequentially patterned to sequentially stack the gate insulating layer pattern 113a, the polysilicon pattern 115a, the tungsten silicide pattern 117a, and the nitride layer pattern 121a. Gate electrode 123 is formed. That is, the gate electrode 123 is formed by forming a photoresist pattern (not shown) having a predetermined shape on the nitride film 121 and using the same as an etching mask to etch the exposed film quality below.
다음 도3을 참조하여 식각 손상을 치유하고 게이트 하부 가장자리를 부드럽게 하기 위해 게이트 산화 공정을 진행한다. 본 발명에 따르면, 산소 플라즈마 또는 산소 라디칼을 사용하여 게이트 산화 공정을 진행한다. 산소 플라즈마 및 산소 라디칼의 소스 가스로서 산소 또는 일산화 이질소(N2O)를 사용할 수 있다.Next, referring to FIG. 3, a gate oxidation process is performed to cure the etching damage and to smooth the lower edge of the gate. According to the present invention, the gate oxidation process is performed using oxygen plasma or oxygen radicals. Oxygen or dinitrogen monoxide (N 2 O) may be used as the source gas of oxygen plasma and oxygen radicals.
산소 플라즈마 및 산소 라디칼은 낮은 온도에서도 반응성이 매우 우수하기 때문에 짧은 시간에 원하는 게이트 산화를 이룩할 수 있다. 예컨대, 산소 플라즈마는 약 400℃ 이하의 온도에서 약 9초 내외의 시간동안 약 1 토르의 기압에서 진행된다. 바람직하게는 약 250℃ 내외의 온도에서 진행한다. 산소 플라즈마 또는 산소 라디칼은 매우 높은 활성을 띠기 때문에, 낮은 온도에서도 높은 산화 속도를 얻을 수 있다. 결국, 짧은 시간에 효과적으로, 즉, 게이트 전극 하부 가장자리 부분에만 산화를 발생시키는 게이트 산화 공정을 진행할 수 있다. 이에 따라 게이트 전극 측면 및 게이트 전극 양측의 반도체 기판에 산화막(125)이 각각 형성된다. 또한, 게이트 전극 하부 가장자리의 게이트 전극 프로파일이 부드럽게 된다(127 참조). 따라서, 게이트 전극 하부 가장자리에 전기장이 집중하는 것이 방지된다.Oxygen plasmas and oxygen radicals are very reactive even at low temperatures, so that desired gate oxidation can be achieved in a short time. For example, the oxygen plasma proceeds at an air pressure of about 1 Torr for a time of about 9 seconds or less at a temperature of about 400 ℃ or less. Preferably at a temperature of about 250 ℃. Since oxygen plasma or oxygen radicals have very high activity, high oxidation rates can be obtained even at low temperatures. As a result, the gate oxidation process can be performed effectively in a short time, that is, the oxidation is generated only in the lower edge portion of the gate electrode. As a result, the oxide films 125 are formed on the semiconductor substrates on the side of the gate electrode and on both sides of the gate electrode. In addition, the gate electrode profile at the lower edge of the gate electrode is smoothed (see 127). Thus, the concentration of the electric field on the bottom edge of the gate electrode is prevented.
후속 공정으로 통상적인 방법에 따라 소오스/드레인 형성을 위한 이온 주입 공정이 진행된다.Subsequent processing proceeds with an ion implantation process for source / drain formation in accordance with conventional methods.
다음은 도4 내지 도8을 참조하여, 본 발명에 따른 게이트 산화 공정을 적용한 듀얼 게이트 공정을 설명한다. 본 발명의 게이트 산화 공정이 보론 침투를 방지하는 것을 일 목적으로 하고 있기 때문에, 도면에서는 단지 PMOS 영역(PMOS 트랜지스터가 형성되는 영역)만을 도시하였다.Next, the dual gate process to which the gate oxidation process according to the present invention is applied will be described with reference to FIGS. 4 to 8. Since the gate oxidation process of the present invention aims to prevent boron penetration, only the PMOS region (the region where the PMOS transistor is formed) is shown in the drawings.
먼저 도4를 참조하여, 반도체 기판(111) 상에, 게이트 산화막(113)을 형성한다. 비록 도시하지는 않았지만, NMOS 영역(NMOS 트랜지스터가 형성되는 영역) 상에도 게이트 산화막이 형성된다. 앞서 설명한 바와 같이, 상기 게이트 산화막(113)은 열산화 공정을 통해서 형성될 수 있다. 다음 상기 게이트 산화막(113) 상에 도핑되지 않은 폴리 실리콘(115)을 형성한다. 예컨대, 상기 폴리 실리콘(115)은 화학적 기상 증착 법을 사용하여 형성될 수 있다.First, referring to FIG. 4, a gate oxide film 113 is formed on the semiconductor substrate 111. Although not shown, a gate oxide film is also formed on the NMOS region (the region where the NMOS transistor is formed). As described above, the gate oxide layer 113 may be formed through a thermal oxidation process. Next, undoped polysilicon 115 is formed on the gate oxide layer 113. For example, the polysilicon 115 may be formed using chemical vapor deposition.
다음 도5를 참조하여, NMOS 영역은 적당한 차단막을 사용하여 이온 주입이 되지 않게하고, PMOS 영역에 p-형 불순물인 보론을 주입하여 보론으로 도핑된 폴리 실리콘(116)을 형성한다. 마찬가지로, NMOS 영역에만 선택적으로 n-형 불순물, 예컨대, 인, 비소 등을 주입하여 n-형 불순물로 도핑된 폴리 실리콘을 형성한다. 여기서, 이온 주입 순서는 바뀔 수 있다. 즉, 먼저 NMOS 영역에 이온 주입을 한 후 이어서 PMOS 영역에 이온 주입을 할 수 있다.Next, referring to FIG. 5, the NMOS region is not implanted with an appropriate blocking film, and boron, which is a p-type impurity, is implanted into the PMOS region to form polysilicon 116 doped with boron. Similarly, n-type impurities, such as phosphorus and arsenic, are selectively implanted only into the NMOS region to form polysilicon doped with n-type impurities. Here, the ion implantation order may be changed. That is, first, ion implantation may be performed in the NMOS region, followed by ion implantation in the PMOS region.
다음 도6을 참조하여, 보론으로 도핑된 폴리 실리콘(116) 상에 질화막(121)을 화학적 기상증착법 등을 사용하여 형성한다. 이어서, 상기 질화막(121) 상에 포토 레지스트 패턴을 형성하고 이를 사용하여 하부의 노출된 막질들을 식각하여 도7에 도시된 바와 같이 게이트 전극(123)을 형성한다. 본 실시예의 게이트 전극(123)은 게이트 산화막 패턴(113a), 보론 도핑 폴리 실리콘 패턴(116a), 질화막 패턴(121a)이 차례로 쌓인 적층 구조를 이룬다.Next, referring to FIG. 6, the nitride film 121 is formed on the boron-doped polysilicon 116 using chemical vapor deposition. Subsequently, a photoresist pattern is formed on the nitride film 121, and the exposed exposed film materials are etched using the photoresist pattern to form a gate electrode 123 as shown in FIG. 7. The gate electrode 123 of this embodiment has a stacked structure in which the gate oxide film pattern 113a, the boron doped polysilicon pattern 116a, and the nitride film pattern 121a are sequentially stacked.
다음 도8을 참조하여, 식각 손상을 치유하고 게이트 하부 가장자리를 부드럽게 하기 위해 게이트 산화 공정을 진행한다. 산소 플라즈마 및 산소 라디칼의 소스 가스로서 산소 또는 일산화 이질소(N2O)를 사용할 수 있다.Next, referring to FIG. 8, a gate oxidation process is performed to heal etch damage and smooth the gate bottom edge. Oxygen or dinitrogen monoxide (N 2 O) may be used as the source gas of oxygen plasma and oxygen radicals.
본 발명에 따르면, 산소 플라즈마 또는 산소 라디칼을 사용한다. 예컨대, 산소 플라즈마는 약 400℃ 이하의 온도에서 약 1 토르의 기압에서 진행된다. 바람직하게는 약 250℃ 내외의 온도에서 진행한다. 산소 플라즈마 또는 산소 라디칼은 매우 높은 활성을 띠기 때문에, 낮은 온도에서도 높은 산화 속도를 얻을 수 있다. 결국, 짧은 시간에 효과적으로 게이트 산화 공정을 진행할 수 있다. 이에 따라, 게이트 전극 측면 및 게이트 전극 양측의 반도체 기판에 산화막(125)이 각각 형성된다. 또한, 게이트 전극 하부 가장자리의 게이트 전극 프로파일이 부드럽게 된다(127). 따라서, 게이트 전극 하부 가장자리에 전기장이 집중하는 것이 방지된다. 또, 낮은 온도에서 진행되기 때문에 보론 침투 문제를 피할 수 있다.According to the invention, oxygen plasma or oxygen radicals are used. For example, the oxygen plasma proceeds at an air pressure of about 1 Torr at a temperature of about 400 ° C or less. Preferably at a temperature of about 250 ℃. Since oxygen plasma or oxygen radicals have very high activity, high oxidation rates can be obtained even at low temperatures. As a result, the gate oxidation process can be effectively performed in a short time. As a result, oxide films 125 are formed on the semiconductor substrates at the gate electrode side and at both sides of the gate electrode, respectively. In addition, the gate electrode profile of the lower edge of the gate electrode is smoothed (127). Thus, the concentration of the electric field on the bottom edge of the gate electrode is prevented. In addition, the boron penetration problem can be avoided because it proceeds at low temperatures.
비록 도시하지는 않았지만, 후속 공정으로 소오스/드레인 형성을 위한 이온 주입 공정을 진행한다.Although not shown, an ion implantation process for source / drain formation is performed in a subsequent process.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.The foregoing detailed description illustrates and describes the present invention. In addition, the foregoing description merely shows and describes preferred embodiments of the present invention. As described above, the present invention can be used in various other combinations, modifications, and environments, and the scope of the concept of the invention disclosed in the specification, Modifications or variations may be made within the scope equivalent to the disclosure and / or within the skill or knowledge in the art. The above-described embodiments are for explaining the best state in carrying out the present invention, the use of other inventions such as the present invention in other state known in the art, and the specific fields of application and uses of the present invention. Various changes are also possible. Accordingly, the detailed description of the invention is not intended to limit the invention to the disclosed embodiments. Also, the appended claims should be construed to include other embodiments.
따라서 이상에서 설명한 본 발명에 따르면, 산소 플라즈마 및 산소 라디칼을 사용하여 게이트 산화 공정을 진행하기 때문에, 낮은 온도에서도 짧은 시간에 효과적으로 게이트 산화 공정을 진행할 수 있어, 게이트 산화막의 버즈빅 또는 펀치쓰루를 방지할 수 있다.Therefore, according to the present invention described above, since the gate oxidation process is performed using oxygen plasma and oxygen radicals, the gate oxidation process can be effectively carried out in a short time even at a low temperature, thereby preventing the gate oxide film from buzzing or punching through. can do.
또한, 낮은 온도에서 진행되기 때문에, 듀얼 게이트 공정에서 보론 침투 문제를 방지할 수 있어, 신뢰성 있는 소자를 형성할 수 있다.In addition, since the process proceeds at a low temperature, it is possible to prevent the boron penetration problem in the dual gate process, thereby forming a reliable device.
또, 낮은 비저항의 텅스텐 또는 텅스텐 실리사이드 등을 사용하는 금속 게이트 공정에서 발생할 수 있는 이상 산화없이 게이트 산화 공정을 진행할 수 있다.In addition, the gate oxidation process can be performed without abnormal oxidation that may occur in a metal gate process using tungsten or tungsten silicide having a low resistivity.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100583609B1 (en) * | 2004-07-05 | 2006-05-26 | 삼성전자주식회사 | Method of manufacturing a gate structure in a semiconductor device and method of manufacturing a cell gate structure in non-volatile memory device using the same |
| KR101442238B1 (en) * | 2007-07-26 | 2014-09-23 | 주식회사 풍산마이크로텍 | Method of manufacturing Semiconductor Device by using High-Pressure Oxygen Annealing |
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2002
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