KR101442238B1 - Method of manufacturing Semiconductor Device by using High-Pressure Oxygen Annealing - Google Patents
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- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 title claims abstract description 42
- 239000001301 oxygen Substances 0.000 title claims abstract description 42
- 229910052760 oxygen Inorganic materials 0.000 title claims abstract description 42
- 238000000137 annealing Methods 0.000 title claims abstract description 9
- 239000004065 semiconductor Substances 0.000 title abstract description 12
- 238000004519 manufacturing process Methods 0.000 title abstract description 7
- 229910052751 metal Inorganic materials 0.000 claims abstract description 30
- 239000002184 metal Substances 0.000 claims abstract description 30
- 238000010438 heat treatment Methods 0.000 claims abstract description 29
- 238000000034 method Methods 0.000 claims description 10
- 238000004151 rapid thermal annealing Methods 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 9
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 5
- 230000007423 decrease Effects 0.000 claims description 5
- 230000007547 defect Effects 0.000 claims description 4
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 4
- 229910052786 argon Inorganic materials 0.000 claims description 3
- 239000012298 atmosphere Substances 0.000 claims description 2
- 229910052757 nitrogen Inorganic materials 0.000 claims description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims 1
- 229910052593 corundum Inorganic materials 0.000 claims 1
- 229910001845 yogo sapphire Inorganic materials 0.000 claims 1
- 239000007789 gas Substances 0.000 abstract description 7
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 abstract description 6
- 229910001882 dioxygen Inorganic materials 0.000 abstract description 6
- 239000000463 material Substances 0.000 abstract description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 230000006870 function Effects 0.000 description 8
- 230000008859 change Effects 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 3
- -1 silicon oxide nitride Chemical class 0.000 description 3
- 229910008482 TiSiN Inorganic materials 0.000 description 2
- ILCYGSITMBHYNK-UHFFFAOYSA-N [Si]=O.[Hf] Chemical compound [Si]=O.[Hf] ILCYGSITMBHYNK-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- 230000035876 healing Effects 0.000 description 2
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910004542 HfN Inorganic materials 0.000 description 1
- 229910004200 TaSiN Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- DBOSVWZVMLOAEU-UHFFFAOYSA-N [O-2].[Hf+4].[La+3] Chemical compound [O-2].[Hf+4].[La+3] DBOSVWZVMLOAEU-UHFFFAOYSA-N 0.000 description 1
- CEPICIBPGDWCRU-UHFFFAOYSA-N [Si].[Hf] Chemical compound [Si].[Hf] CEPICIBPGDWCRU-UHFFFAOYSA-N 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- KJXBRHIPHIVJCS-UHFFFAOYSA-N oxo(oxoalumanyloxy)lanthanum Chemical compound O=[Al]O[La]=O KJXBRHIPHIVJCS-UHFFFAOYSA-N 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28211—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a gaseous ambient using an oxygen or a water vapour, e.g. RTO, possibly through a layer
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
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Abstract
반도체 소자의 제조방법이 개시된다. 고유전율 물질로 구성된 게이트 절연막에 대해 열처리를 수행한다. 게이트 절연막에 대한 열처리는 고압 산소 열처리로 진행된다. 열처리가 수행되는 동안, 산소 기체는 열처리 기체 내에서 희석된 상태로 존재한다. 고유전율 물질로 구성된 게이트 절연막과 게이트 금속층 사이의 계면에서 발생되는 페르미 레벨 고정 현상은 고압 산소 열처리에 의해 방지된다. 따라서, 페르미 레벨 고정 현상의 방지에 의해 반도체 트랜지스터의 문턱전압의 변동은 방지된다.A method of manufacturing a semiconductor device is disclosed. The gate insulating film composed of the high-permittivity material is subjected to heat treatment. The heat treatment for the gate insulating film proceeds by high pressure oxygen heat treatment. During the heat treatment, the oxygen gas is in a diluted state in the heat treatment gas. The Fermi level fixing phenomenon occurring at the interface between the gate insulating film and the gate metal layer made of the high permittivity material is prevented by the high pressure oxygen annealing. Therefore, fluctuation of the threshold voltage of the semiconductor transistor is prevented by preventing the Fermi level fixing phenomenon.
고유전율 절연막, high-κ, 비유전율, 게이트 절연막, 게이트 금속막, 페르미 레벨 고정 High-k insulating film, high-κ, dielectric constant, gate insulating film, gate metal film, Fermi level fixing
Description
본 발명은 트랜지스터의 제조방법에 관한 것으로, 더욱 상세하게는 PMOS용 게이트를 형성하는 방법에 관한 것이다.The present invention relates to a method of manufacturing a transistor, and more particularly, to a method of forming a gate for a PMOS transistor.
반도체의 디자인 룰은 지속적으로 감소하며, 이에 따라 그 집적도도 지속적으로 증가하고 있다. 특히, 메모리에서의 집적도 향상은 매우 빠른 속도로 이루어지고 있다. 또한, 반도체를 구성하는 개별적인 트랜지스터를 구동하기 위한 전압은 감소하는 추세에 있다. 이러한 구동전압의 감소에도 불구하고, 트랜지스터는 정상적인 동작을 수행하여야 한다.The design rules for semiconductors are continuously decreasing, and the degree of integration is continuously increasing. Particularly, the improvement of the degree of integration in the memory is being performed at a very high speed. Further, the voltage for driving the individual transistors constituting the semiconductor is in a trend of decreasing. Despite this reduction of the driving voltage, the transistor must perform its normal operation.
특히, 집적도가 증가함에 따라, 트랜지스터 등의 소자의 크기는 감소하며, 트랜지스터를 구성하는 게이트 절연막의 두께 또한 감소하는 추세이다.Particularly, as the degree of integration increases, the sizes of elements such as transistors decrease, and the thickness of the gate insulating film constituting the transistor also tends to decrease.
반도체 제조공정에사 가장 많이 사용되는 게이트 절연막은 실리콘 산화막이다. 알려진바에 따르면, 실리콘 산화막이 절연특성을 유지하기 위해서는 실리콘 산화물이 2 분자층 이상 적층되는 구조를 가져야 한다. 통상적으로 2 분자층의 두께는 7Å 내지 8Å 정도이나, 소자의 동작에 필요한 실리콘 산화막의 두께는 10Å 내 지 12Å 정도로 알려져 있다.The gate insulating film most commonly used in the semiconductor manufacturing process is a silicon oxide film. It has been known that a silicon oxide film must have a structure in which two or more silicon oxide layers are stacked in order to maintain insulation characteristics. Typically, the thickness of the bilayer is about 7 Å to 8 Å, but the thickness of the silicon oxide film required for the operation of the device is about 10 Å to 12 Å.
그러나, 상술한 두께로 실리콘 산화막을 게이트 절연막으로 사용하는 경우, 게이트에서는 누설전류가 발생한다. 따라서, 트랜지스터의 성능이 현저히 저하되는 문제가 발생한다. 이러한 문제를 해결하기 위해 제시된 기술이 높은 비유전율(high-κ)을 가지는 유전체를 게이트 절연막으로 사용하는 것이다.However, when the silicon oxide film is used as the gate insulating film with the thickness described above, leakage current occurs at the gate. Therefore, there arises a problem that the performance of the transistor is remarkably lowered. In order to solve this problem, the proposed technique is to use a dielectric material having a high dielectric constant (high-κ) as a gate insulating film.
만일, 유전체의 두께를 thigh-κ라하고, 유전체의 비유전율을 κhigh라 하며, 실리콘 산화막의 비유전율을 κox라 하고, 유전체와 동일한 정전용량을 얻을 수 있는 실리콘 산화막의 두께를 teq라 한다면, 높은 비유전율을 가진 유전체의 두께 thigh-κ는 다음의 [수학식 1]로 구해진다.If the dielectric thickness is denoted by thigh-κ, the dielectric constant of the dielectric is denoted by κhigh, the dielectric constant of the silicon oxide film is denoted by κox, and the thickness of the silicon oxide film capable of obtaining the same capacitance as the dielectric is denoted by teq The thickness thigh-k of the dielectric with the relative dielectric constant is obtained by the following equation (1).
[수학식 1][Equation 1]
teq/κox = thigh-κ/κhighteq / κox = thigh-κ / κhigh
thigh-κ = (κhigh/κox)teq = (κhigh/3.9)teqthigh-κ = (κhigh / κox) teq = (κhigh / 3.9) teq
참고로 teq는 일부 당업자에 의해 EOT(Equivalent Oxide Thickness)로 지칭되기도 한다.For reference, teq is sometimes referred to as EOT (Equivalent Oxide Thickness) by a person skilled in the art.
상기 식에서 유전체의 비유전율이 실리콘 산화물의 비유전율보다 크므로, 유전체의 두께는 동일한 정전용량을 구현하더라도, 실리콘 산화막보다 더 크게 된다. 따라서, 높은 비유전율을 가진 유전체를 사용하는 경우, 10Å인 실리콘 산화물의 두께보다 누설전류의 양을 현저히 감소시킬 수 잇다.Since the dielectric constant of the dielectric is higher than the dielectric constant of the silicon oxide in the above equation, the thickness of the dielectric becomes larger than that of the silicon oxide film even if the same capacitance is realized. Therefore, when using a dielectric material with a high dielectric constant, the amount of leakage current can be significantly reduced compared with the thickness of silicon oxide of 10 Å.
그러나, 이러한 높은 비유전율을 가진 유전체를 게이트 절연막으로 사용하는 경우, 다소의 문제점이 대두된다. 그 대표적인 현상이 페르미 레벨 고정(Fermi level pinning) 현상이다. 특히, 페르미 레벨 고정은 PMOS에서 중요한 문제점으로 대두된다.However, when such a dielectric material having a high relative dielectric constant is used as a gate insulating film, some problems arise. The typical phenomenon is the Fermi level pinning phenomenon. In particular, Fermi level fixing is an important problem in PMOS.
도 1a 내지 도 1c은 PMOS에서의 페르미 레벨 고정 형상을 설명하기 위한 밴드 다이어그램들이다.Figs. 1A to 1C are band diagrams for explaining a Fermi level fixed shape in a PMOS.
도 1a 내지 도 1c를 참조하면, 먼저, 게이트 절연막(100)은 높은 비유전율을 가진 HfO2로 구성하고, 게이트 전극은 폴리실리콘(120)으로 구성한다. 도 1a에 도시된 밴드 다이어그램은 2개 물질의 계면에서 아무런 반응이 진행되지 않은 경우를 도시한 것이다.1A to 1C, the
그러나, 유전체로 구성된 게이트 절연막(100)과 폴리실리콘(120) 사이의 계면에서는 HfO2의 산소원자가 폴리실리콘(120) 등의 게이트 전극을 부분 산화시킨다. 따라서, 계면에 걸쳐 산소 공공(Oxygen Vacancy)과 잉여 전자가 양산된다. 이러한, 현상은 상기 도 1b에 도시된다.However, at the interface between the
결국, 잉여 전자는 게이트 전극인 폴리실리콘(120)의 계면에 형성되고, 폴리실리콘(120)의 페르미 레벨은 도핑과 무관하게 전도대역 Si CB 쪽으로 고정된다. 이러한 현상은 상기 도 1c에서 도시된다.As a result, the excess electrons are formed at the interface of the
이러한, 현상을 해결하기 위하여 게이트 전극을 금속으로 대체하는 방안이 제시되었다. 그러나, 금속으로 게이트 전극을 구성하더라도, 잉여 전자의 양산에 의해 게이트 전극인 금속의 페르미 레벨을 고정시키고, 금속의 일함수를 감소시키는 현상은 여전히 발생하였다.To solve this problem, a method of replacing the gate electrode with a metal has been proposed. However, even when the gate electrode is composed of a metal, the phenomenon of fixing the Fermi level of the metal which is the gate electrode by mass production of the excess electrons and reducing the work function of the metal still occurs.
이러한 페르미 레벨 고정 현상은 PMOS에서 문턱전압과 밀접한 관련이 있다. PMOS의 문턱전압은 다음의 [수학식 2]로 정의된다.This Fermi level fixing phenomenon is closely related to the threshold voltage in PMOS. The threshold voltage of the PMOS is defined by the following equation (2).
[수학식 2]&Quot; (2) "
상기 [수학식 2]에서 VTp는 PMOS의 문턱전압, VFB는 평탄전압(Flat Band Voltage), φF는 페르미 레벨, εs는 반도체의 permittivity, VSB는 소스-벌크 전압, COX는 게이트 절연막의 커패시턴스, Nd는 도우너의 농도를 나타낸다.VFB is the Fermi level,? F is the Fermi level,? S is the permittivity of the semiconductor, VSB is the source-bulk voltage, COX is the capacitance of the gate insulating film, Nd Represents the donor concentration.
통상적으로, PMOS의 문턱전압 VTp는 음의 값을 가진다. 이는 평탄 전압 VFB 이외의 나머지 요소들은 부호 등으로 인해 음의 값을 가지기 때문이다. 또한, 저전압에서의 동작을 위해서는 문턱전압 VTp의 절대값은 낮은 값을 가져야 한다. 이를 위해서는 평탄 전압 VFB가 양의 방향으로 증가하여야 한다.Normally, the threshold voltage VTp of the PMOS has a negative value. This is because the remaining elements other than the flat voltage VFB have a negative value due to the sign and the like. For operation at a low voltage, the absolute value of the threshold voltage VTp must have a low value. For this purpose, the flat voltage VFB must increase in the positive direction.
평탄전압 VFB는 하기의 [수학식 3]으로 표현된다.The flat voltage VFB is expressed by the following equation (3).
[수학식 3]&Quot; (3) "
상기 [수학식 3]에서, φm,eff는 금속의 유효 일함수, φsub는 기판의 일함수, Qfixed는 계면 고정 전하(0 이라 가정한다), εSiO2는 산화막의 permittivity, EOT는 실리콘 산화막 대비 두께(Equivalent Oxide Thickness)를 나타낸다.Where E is the permittivity of the oxide film, EOT is the thickness of the silicon oxide film (expressed in terms of the thickness of the silicon oxide film), epsilon is the effective work function of the metal,? Sub is the work function of the substrate, Qfixed is the interface fixed charge Equivalent Oxide Thickness).
특히, 평탄전압 VFB는 금속의 유효 일함수 φm,eff와 밀접한 관련이 있다. 그러나, 페르미 레벨 고정 현상에 의해 금속의 유효 일함수 φm,eff가 감소하면, 평탄 전압 VFB도 감소한다. 따라서, 상기 [수학식 1]에 도시된 대로, 문턱 전압 VTp의 절대값은 증가한다. 즉, 음의 방향으로 높은 전압이 인가되어야만 트랜지스터를 동작시킬 수 있는 문제가 발생한다.In particular, the flat voltage VFB is closely related to the effective work function φm, eff of the metal. However, when the effective work function? M, eff of the metal is reduced by the Fermi level fixing phenomenon, the flat voltage VFB also decreases. Therefore, the absolute value of the threshold voltage VTp increases as shown in Equation (1) above. That is, if the high voltage is applied in the negative direction, the transistor can be operated.
또한, 페르미 레벨 고정 현상은 웨이퍼 상태에서의 각각의 칩에 구비된 트랜지스터들마다 일정한 경향을 보이지 아니하고, 칩들마다 문턱전압의 변동폭을 가지게 된다.In addition, the Fermi level fixing phenomenon does not show a constant tendency for each of the transistors provided in each chip in the wafer state, and has a variation range of the threshold voltage for each chip.
따라서, 이는 반도체 칩의 품질을 저하시키고, 동작 성능을 저하시키는 요인이 된다.Therefore, this deteriorates the quality of the semiconductor chip and deteriorates the operation performance.
상술한 문제점을 해결하기 위해 본 발명의 목적은 고압 산소 열처리를 수행하여, 페르미 레벨 고정 현상을 제공할 수 있는 반도체 소자의 제조방법을 제공하는데 있다.It is an object of the present invention to provide a method of manufacturing a semiconductor device capable of providing a Fermi level fixing phenomenon by performing a high-pressure oxygen heat treatment.
상기 목적을 달성하기 위한 본 발명은, 기판 상에 고유전 절연막을 형성하는 단계; 상기 고유전 절연막 상에 게이트 금속막을 형성하는 단계; 및 상기 고유전 절연막과 게이트 금속막에 대해 희석된 산소 분위기에서 고압 산소 열처리를 수행하는 단계를 포함하고, 상기 고압 산소 열처리에 의해 상기 고유전 절연막의 산소 공공에 기인한 계면 결함을 치유하고, 페르미 레벨 고정 현상에 따른 상기 게이트 금속막의 일함수의 감소를 방지하는 것을 특징으로 하는 반도체 소자의 제조방법을 제공한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a high dielectric insulating film on a substrate; Forming a gate metal film on the high dielectric insulating film; And performing a high pressure oxygen heat treatment in an oxygen atmosphere diluted with respect to the high dielectric insulating film and the gate metal film, wherein the interface defect caused by the oxygen vacancy of the high dielectric insulating film is healed by the high pressure oxygen heat treatment, Thereby preventing the reduction of the work function of the gate metal film due to the level fixing phenomenon.
상기 고유전 절연막을 형성하는 단계 이후에, 급속 열처리를 수행하는 단계를 더 포함된다. 또한, 상기 고유전 절연막을 형성하는 단계 이후에, 상기 고유전 절연막 상에 AlNx층 또는 Al2O3층으로 구성된 계면층을 형성하는 단계 및 상기 고유전 절연막 및 계면층에 대해 급속 열처리를 수행하는 단계가 더 포함될 수 있다. 상술한 급속 열처리는 5초 내지 10초 동안 온도를 700℃까지 상승시키고, 상승된 온도를 질소 분위기 하에서 60초 정도 유지하는 것이다.And performing a rapid thermal anneal after the step of forming the high dielectric insulating film. Further, after the step of forming the high dielectric insulating film, a step of forming an interfacial layer composed of an AlNx layer or an Al2O3 layer on the high dielectric insulating film, and a step of performing rapid thermal annealing on the high dielectric insulating film and the interfacial layer . The aforementioned rapid thermal annealing is to raise the temperature to 700 DEG C for 5 seconds to 10 seconds and maintain the elevated temperature for about 60 seconds under a nitrogen atmosphere.
또한, 상기 희석된 산소의 농도는 1ppm 내지 1000ppm 이며, 상기 산소는 아 르곤 또는 질소에 혼합되며, 고압 산소 열처리의 압력은 2기압 내지 100기압이며, 산소 분압은 0.0001기압 내지 10기압이다.Also, the concentration of the diluted oxygen is 1 ppm to 1000 ppm, and the oxygen is mixed with argon or nitrogen, the pressure of the high-pressure oxygen heat treatment is 2 to 100 atm, and the oxygen partial pressure is 0.0001 to 10 atm.
또한, 상기 고압 산소 열처리의 온도는 150℃ 내지 600℃이며, 열처리 시간은 5분 내지 180분으로 설정된다.In addition, the temperature of the high-pressure oxygen heat treatment is set to 150 to 600 ° C, and the heat treatment time is set to 5 to 180 minutes.
상기와 같은 본 발명에 따르면, 고압 산소 열처리에 의해 고유전 절연막에서 발생되는 산소 공공은 큐어링된다. 이러한 산소 공공의 치유에 의해 페르미 레벨 고정 현상은 방지되며, 게이트 금속막의 일함수가 감소되는 현상은 방지된다. 또한, 페르미 레벨 고정 현상에 따른 문턱전압의 변경은 방지된다. 따라서, 고유전 절연막을 게이트 절연막으로 사용하는 트랜지스터 소자의 동작은 안정적으로 확보된다.According to the present invention as described above, the oxygen vacancies generated in the high dielectric insulating film by the high-pressure oxygen heat treatment are cured. The healing of the oxygen vacancies prevents the Fermi level fixing phenomenon, and the work function of the gate metal film is prevented from being reduced. Further, a change in the threshold voltage due to the Fermi level fixing phenomenon is prevented. Therefore, the operation of the transistor element using the high dielectric insulating film as the gate insulating film can be stably ensured.
도 2는 본 발명의 바람직한 실시예에 따라 트랜지스터의 게이트를 도시한 단면도이다.2 is a cross-sectional view illustrating the gate of a transistor according to a preferred embodiment of the present invention.
도 2를 참조하면, 먼저 반도체 기판(200) 상에 게이트 절연막(220)을 형성한다. 상기 게이트 절연막(220)은 고유전 절연막(221)을 가진다. 상기 고유전 절연막(221)은 실리콘 산화질화막(SiON), 하프늄 산화막(HfO2), 하프늄 실리콘산화막(HfSiOx), 하프늄 실리콘 산화질화막(HfSixOyNz), 하프늄 산화질화막(HfON), 하프늄 알루미늄산화막(HfAlO), 하프늄 란탄산화막(HfLaO), 란탄 알루미늄산화막(LaAlO3), 알루미늄 산화막(Al2O3) 또는 란탄 산화막(La2O3) 등일 수 있다.Referring to FIG. 2, first, a
또한, 상기 고유전 절연막(221) 하부에 실리콘 산화막(223)이 더 개재될 수 있다.Further, a
특히, 상기 고유전 절연막(221)은 화학적 기상 증착(Chemical Vapor Deposition) 또는 원자층 증착(Atomic Layer Deposition)으로 형성됨이 바람직하다.In particular, the high-
또한, 상기 게이트 절연막(220) 상부에는 게이트 금속막(240)이 형성된다. 상기 게이트 금속막(240)은 알려진 바에 따른 다양한 금속성 물질들이 사용될 수 있다. 상기 게이트 금속막(240)은 TaN, WN, TiN, Ta, W, Ti, Ru, HfN, HfSiN, TiSiN, TaSiN 또는 HfAlN일 수 있다. 상기 게이트 금속막(240)은 물리적 기상 증착(Physical Vapor Deposition), 화학적 기상 증착 또는 원자층 증착에 의해 형성한다.A
또한, 상기 게이트 절연막(220)과 게이트 금속막(240) 사이에는 계면층(223)으로 사용되는 AlNx층 또는 Al2O3층이 개재될 수 있다.An AlNx layer or an Al2O3 layer used as an
상기 AlNx층 또는 Al2O3층이 개재되는 경우, AlNx층 또는 Al2O3층을 형성한 다음, 급속 열처리(Rapid Thermal Process)를 수행한다. 이러한, 급속 열처리는 질소 분위기에서 수행한다. 상기 급속 열처리에 의해 AlNx층 또는 Al2O3층의 결함은 큐어링된다. 또한, 이후에 형성되는 게이트 금속막(240)이 용이하게 AlNx층 또는 Al2O3층 상에 형성될 수 있는 환경을 조성한다. 상기 금속 열처리의 조건은 5초 내지 10초 동안 온도를 700℃까지 상승시키고, 이를 60초 동안 유지한다.When the AlNx layer or the Al2O3 layer is interposed, an AlNx layer or an Al2O3 layer is formed and then a rapid thermal process is performed. This rapid thermal annealing is performed in a nitrogen atmosphere. Defects in the AlNx layer or the Al2O3 layer are cured by the rapid thermal annealing. Further, an environment is created in which the
또한, 계면층(223)이 개재되지 아니하는 경우에도 게이트 절연막(220)에 대 해 급속 열처리를 수행함이 바람직하다. 급속 열처리에 의해 게이트 절연막(220)의 결함은 큐어링된다.Also, in the case where the
또한, 게이트 금속막(240)이 형성된 이후에는 고압 산소 열처리를 수행하다. 상기 고압 산소 열처리는 산소 기체가 1ppm 내지 1000ppm의 농도로 포함됨이 바람직하다. 또한, 상기 산소 기체는 아르곤 등의 비활성 기체 또는 질소 기체에 희석된 상태의 농도분포를 가진다. 산소 기체를 포함하는 열처리 기체의 압력은 2 내지 100기압이며, 산소 분압은 0.0001기압 내지 10기압이다.After the
또한, 고압 산소 열처리 온도는 150℃ 내지 600℃임이 바람직하며, 열처리 시간은 5분 내지 180분임이 바람직하다.The high-pressure oxygen heat treatment temperature is preferably 150 to 600 ° C, and the heat treatment time is preferably 5 to 180 minutes.
고압 산소 열처리에서 산소는 열처리 기체 내에서 희석된 상태로 존재한다. 또한, 열처리에 의해 희석된 산소는 게이트 절연막(220)에 공급되고, 게이트 절연막(220)에서 발생되는 산소 공공을 치유한다. 따라서, 산소 공공에 기인한 페르미 레벨 고정 현상은 치유된다.In the high pressure oxygen heat treatment, oxygen is present in a diluted state in the heat treatment gas. The oxygen diluted by the heat treatment is supplied to the
도 3은 본 발명의 바람직한 실시예에 따른 고압 산소 열처리시의 게이트와 기판 사이의 정전용량의 변화를 도시한 그래프이다.3 is a graph showing the change in capacitance between a gate and a substrate during high-pressure oxygen annealing according to a preferred embodiment of the present invention.
도 3을 참조하면, 상기 도 2에서 실리콘 기판 상에 게이트 절연막(220)은 1nm 두께의 실리콘 산화막 및 3nm 두께의 하프늄 실리콘산화막으로 구성하였으며, 게이트 금속막(240)은 10nm 두께의 TiSiN층 및 100nm 두께의 W층을 순차적으로 적층하여 구성한다. Referring to FIG. 3, the
상술한 방법으로 형성된 게이트와 기판 사이에 전압을 상승하면서, 게이트의 정전용량의 변화를 관찰하였다. 특히, 열처리시의 열처리 기체의 압력의 변화에 따른 정전용량의 변화에 주의할 필요가 있다. 열처리온도는 400℃이며, 열처리 기체 내의 산소 농도는 100ppm으로 30분간의 열처리를 수행하였다.The change in the capacitance of the gate was observed while the voltage was raised between the gate and the substrate formed by the above-described method. Particularly, it is necessary to pay attention to the change of the capacitance due to the change of the pressure of the heat treatment gas at the time of the heat treatment. The heat treatment temperature was 400 占 폚, and the oxygen concentration in the heat treatment gas was 100 ppm for 30 minutes.
전체적으로, 열처리 기체의 압력이 증가할수록 동일하게 인가되는 전압에서 게이트의 정전용량은 상승한다. 이는 상기 [수학식 2]에서 문턱 전압의 절대값의 감소를 유발한다. 따라서, 저전력 구동이 요구되는 고집적 회로에서의 트랜지스터의 안정적인 동작을 확보할 수 있다.Overall, as the pressure of the heat treatment gas increases, the capacitance of the gate increases at the same applied voltage. This causes a decrease in the absolute value of the threshold voltage in the above equation (2). Therefore, stable operation of the transistor in a highly integrated circuit requiring low-power driving can be ensured.
또한, 열처리 기체의 압력의 증가는 산소 기체의 분압의 증가를 나타내므로, 산소 기체의 분압이 증가할수록 게이트 절연막 내의 산소 공공은 더욱 많이 치유됨을 알 수 있다. 산소 공공의 치유에 의해 페르미 레벨 고정 현상은 방지된다. 따라서, 게이트 금속막(240)의 유효 일함수가 감소되는 현상은 방지되며, 이에 따라서 평탄 전압 VFB도 감소되지 않는다. 따라서, 상기 [수학식 1] 및 [수학식 2]에서 살펴보는 바와 같이 문턱전압 VTp의 절대값이 증가하지 아니하고, 정상적인 값을 가지게 된다.Further, since the increase in the pressure of the heat treatment gas indicates an increase in the partial pressure of the oxygen gas, it can be seen that the oxygen vacancy in the gate insulating film is healed more as the partial pressure of the oxygen gas is increased. Fermi level fixing phenomenon is prevented by healing of oxygen vacancy. Therefore, the phenomenon that the effective work function of the
도 4는 본 발명의 바람직한 실시예에 따라 계면층을 개재한 경우의 전압 대비 정전용량의 효과를 도시한 그래프이다.4 is a graph showing the effect of the capacitance versus voltage when an interfacial layer is interposed according to a preferred embodiment of the present invention.
도 4를 참조하면, 나머지 구성요소는 상기 도 3에서 설명된 게이트의 구성요소와 동일하다. 다만, 게이트 절연막(220)과 게이트 금속막(240) 사이에는 계면층(250)으로 AlN 층을 1nm로 형성된다. 또한, AlN층의 형성시, 상기 도 2에서 설명된 바대로 게이트 절연막(220) 및 계면층(250)에 대한 급속 열처리가 수행된다. 상기 급속 열처리의 조건은 5초 내지 10초 동안 온도를 700℃까지 상승시키고, 상승된 온도를 질소 분위기 하에서 60초 정도 유지한다.Referring to FIG. 4, the remaining components are the same as those of the gate described in FIG. An AlN layer is formed to a thickness of 1 nm between the
먼저, 고유전 절연막(221)과 게이트 금속막(240)으로 구성되고 계면층(250)으로 AlN층이 개재되지 아니한 경우보다는 AlN층이 개재된 경우, 고압 산소 열처리시의 정전용량은 크게 상승함을 알 수 있다. 따라서, 이후에 형성되는 게이트 금속막의 계면 특성을 향상시키기 위해 구비되는 AlN층은 고압 산소 열처리에 의해 페르미 레벨 고정 현상을 현저히 저감시키고, 게이트가 정상적인 문턱전압을 안정적으로 구현하도록 동작함을 알 수 있다.First, when the AlN layer is interposed between the high dielectric insulating
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the present invention as defined by the following claims It can be understood that
도 1a 내지 도 1c은 PMOS에서의 페르미 레벨 고정 형상을 설명하기 위한 밴드 다이어그램들이다.Figs. 1A to 1C are band diagrams for explaining a Fermi level fixed shape in a PMOS.
도 2는 본 발명의 바람직한 실시예에 따라 트랜지스터의 게이트를 도시한 단면도이다.2 is a cross-sectional view illustrating the gate of a transistor according to a preferred embodiment of the present invention.
도 3은 본 발명의 바람직한 실시예에 따른 고압 산소 열처리시의 게이트와 기판 사이의 정전용량의 변화를 도시한 그래프이다.3 is a graph showing the change in capacitance between a gate and a substrate during high-pressure oxygen annealing according to a preferred embodiment of the present invention.
도 4는 본 발명의 바람직한 실시예에 따라 계면층을 개재한 경우의 전압 대비 정전용량의 효과를 도시한 그래프이다.4 is a graph showing the effect of the capacitance versus voltage when an interfacial layer is interposed according to a preferred embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Description of the Related Art [0002]
200 : 반도체 기판 220 :게이트 절연막200: semiconductor substrate 220: gate insulating film
221 : 고유전 절연막 240 : 게이트 금속막221: high dielectric insulating film 240: gate metal film
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070075076A KR101442238B1 (en) | 2007-07-26 | 2007-07-26 | Method of manufacturing Semiconductor Device by using High-Pressure Oxygen Annealing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070075076A KR101442238B1 (en) | 2007-07-26 | 2007-07-26 | Method of manufacturing Semiconductor Device by using High-Pressure Oxygen Annealing |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090011463A KR20090011463A (en) | 2009-02-02 |
| KR101442238B1 true KR101442238B1 (en) | 2014-09-23 |
Family
ID=40682585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070075076A KR101442238B1 (en) | 2007-07-26 | 2007-07-26 | Method of manufacturing Semiconductor Device by using High-Pressure Oxygen Annealing |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101442238B1 (en) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102064133B (en) * | 2009-11-11 | 2013-03-27 | 中国科学院微电子研究所 | Method for making semiconductor device |
| KR101226958B1 (en) | 2011-01-18 | 2013-01-28 | 연세대학교 산학협력단 | Method for forming oxide thin film, an electrical device using the low-temperature pressure annealing, and a thin film transistor |
| KR20140032716A (en) | 2012-09-07 | 2014-03-17 | 삼성전자주식회사 | Semiconductor device and method for fabricating thereof |
| US10224224B2 (en) | 2017-03-10 | 2019-03-05 | Micromaterials, LLC | High pressure wafer processing systems and related methods |
| US10847360B2 (en) | 2017-05-25 | 2020-11-24 | Applied Materials, Inc. | High pressure treatment of silicon nitride film |
| US10622214B2 (en) | 2017-05-25 | 2020-04-14 | Applied Materials, Inc. | Tungsten defluorination by high pressure treatment |
| JP7190450B2 (en) | 2017-06-02 | 2022-12-15 | アプライド マテリアルズ インコーポレイテッド | Dry stripping of boron carbide hardmask |
| KR102405723B1 (en) | 2017-08-18 | 2022-06-07 | 어플라이드 머티어리얼스, 인코포레이티드 | High pressure and high temperature annealing chamber |
| US10276411B2 (en) | 2017-08-18 | 2019-04-30 | Applied Materials, Inc. | High pressure and high temperature anneal chamber |
| WO2019055415A1 (en) | 2017-09-12 | 2019-03-21 | Applied Materials, Inc. | Apparatus and methods for manufacturing semiconductor structures using protective barrier layer |
| US10643867B2 (en) | 2017-11-03 | 2020-05-05 | Applied Materials, Inc. | Annealing system and method |
| SG11202003355QA (en) | 2017-11-11 | 2020-05-28 | Micromaterials Llc | Gas delivery system for high pressure processing chamber |
| JP7330181B2 (en) | 2017-11-16 | 2023-08-21 | アプライド マテリアルズ インコーポレイテッド | High-pressure steam annealing treatment equipment |
| CN111432920A (en) | 2017-11-17 | 2020-07-17 | 应用材料公司 | Condenser system for high pressure processing system |
| JP7299898B2 (en) * | 2018-01-24 | 2023-06-28 | アプライド マテリアルズ インコーポレイテッド | Seam repair using high pressure annealing |
| WO2019173006A1 (en) | 2018-03-09 | 2019-09-12 | Applied Materials, Inc. | High pressure annealing process for metal containing materials |
| US10714331B2 (en) | 2018-04-04 | 2020-07-14 | Applied Materials, Inc. | Method to fabricate thermally stable low K-FinFET spacer |
| US10950429B2 (en) | 2018-05-08 | 2021-03-16 | Applied Materials, Inc. | Methods of forming amorphous carbon hard mask layers and hard mask layers formed therefrom |
| US10566188B2 (en) | 2018-05-17 | 2020-02-18 | Applied Materials, Inc. | Method to improve film stability |
| US10704141B2 (en) | 2018-06-01 | 2020-07-07 | Applied Materials, Inc. | In-situ CVD and ALD coating of chamber to control metal contamination |
| US10748783B2 (en) | 2018-07-25 | 2020-08-18 | Applied Materials, Inc. | Gas delivery module |
| US10675581B2 (en) | 2018-08-06 | 2020-06-09 | Applied Materials, Inc. | Gas abatement apparatus |
| JP7179172B6 (en) | 2018-10-30 | 2022-12-16 | アプライド マテリアルズ インコーポレイテッド | Method for etching structures for semiconductor applications |
| KR20210077779A (en) | 2018-11-16 | 2021-06-25 | 어플라이드 머티어리얼스, 인코포레이티드 | Film Deposition Using Enhanced Diffusion Process |
| WO2020117462A1 (en) | 2018-12-07 | 2020-06-11 | Applied Materials, Inc. | Semiconductor processing system |
| US11901222B2 (en) | 2020-02-17 | 2024-02-13 | Applied Materials, Inc. | Multi-step process for flowable gap-fill film |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040054053A (en) * | 2002-12-17 | 2004-06-25 | 삼성전자주식회사 | Method for fabricating a semiconductor device |
| KR100482751B1 (en) | 2002-12-27 | 2005-04-14 | 주식회사 하이닉스반도체 | Method of manufacturing semiconductor device |
| KR20060100092A (en) * | 2005-03-16 | 2006-09-20 | 삼성전자주식회사 | Method for manufacturing a semiconductor device |
| KR100699830B1 (en) | 2004-12-16 | 2007-03-27 | 삼성전자주식회사 | Device and manufacturing method of non-volatile memory device for improving the erasing efficiency |
-
2007
- 2007-07-26 KR KR1020070075076A patent/KR101442238B1/en active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040054053A (en) * | 2002-12-17 | 2004-06-25 | 삼성전자주식회사 | Method for fabricating a semiconductor device |
| KR100482751B1 (en) | 2002-12-27 | 2005-04-14 | 주식회사 하이닉스반도체 | Method of manufacturing semiconductor device |
| KR100699830B1 (en) | 2004-12-16 | 2007-03-27 | 삼성전자주식회사 | Device and manufacturing method of non-volatile memory device for improving the erasing efficiency |
| KR20060100092A (en) * | 2005-03-16 | 2006-09-20 | 삼성전자주식회사 | Method for manufacturing a semiconductor device |
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| Publication number | Publication date |
|---|---|
| KR20090011463A (en) | 2009-02-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20170829 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20190910 Year of fee payment: 6 |