KR20040050507A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

Info

Publication number
KR20040050507A
KR20040050507A KR1020020078359A KR20020078359A KR20040050507A KR 20040050507 A KR20040050507 A KR 20040050507A KR 1020020078359 A KR1020020078359 A KR 1020020078359A KR 20020078359 A KR20020078359 A KR 20020078359A KR 20040050507 A KR20040050507 A KR 20040050507A
Authority
KR
South Korea
Prior art keywords
resist
polysilicon layer
resin
semiconductor device
manufacturing
Prior art date
Application number
KR1020020078359A
Other languages
English (en)
Other versions
KR100876877B1 (ko
Inventor
최창일
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020020078359A priority Critical patent/KR100876877B1/ko
Publication of KR20040050507A publication Critical patent/KR20040050507A/ko
Application granted granted Critical
Publication of KR100876877B1 publication Critical patent/KR100876877B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 개시된 반도체소자의 제조방법은, 반도체기판에 필드산화막을 형성하는 단계; 상기 필드산화막을 포함한 반도체기판 상에 제1폴리실리콘층을 형성하는 단계; 상기 제1폴리실리콘층상에 레지스트를 형성하는 단계; 상기 레지스트상에 제2폴리실리콘층을 형성하는 단계; 및 상기 제2폴리실리콘층, 레지스트 및 제1폴리실리콘층 일부를 CMP 처리하여 평탄화 시키는 단계를 포함하여 구성되어, 폴리실리콘을 두 번에 걸쳐 증착하므로 인해 토폴로지를 최소화시킬 수 있어 디싱현상을 방지하고 입자발생을 억제할 수 있는 것이다.

Description

반도체소자의 제조방법{Method for fabricating semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 반도체소자 제조시의 리소그라피공정중 플로팅 게이트 형성에 적용하는 반도체소자의 제조방법에 관한 것이다.
0.18 μm 기술의 플레시소자중 자기정렬 플로팅 게이트를 사용하는 디바이스는 폴리1 마스크 단계를 진행하지 않고 폴리 CMP에 의해 폴리 1 즉, 플로팅 게이트를 형성하는데 폴리 CMP는 산화막 CMP보다 반응속도가 빨라 CMP 공정시간을 산화막보다 짧게 해야 한다.
따라서, CMP 공정시의 시간 제어가 어렵고, 공정이상 발생으로 시간제어가 조금만 잘못되어도 평탄화되어야 하는 부분이 디싱(dishing)에 의해 공격(attack)받게 되는 현상이 발생한다.
또한, 폴리 폴리싱에 따른 입자(paticle)가 발생하는데, 특히 토폴로지(topology)가 크게 차이나는 부분 즉 주변영역(peri region)의 트랜지스터나 정렬키 부분에서 심하게 발생할 수 있다.
그러나, 현재 상태에서 폴리 입자를 세정하는 레시피에 대한 개발이 미진한 상태이기 때문에 디바이스 개발에 큰 결함 요인으로 작용한다.
이러한 관점에서, 종래기술에 따른 반도체소자의 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래기술에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도이다.
종래기술에 따른 반도체소자의 제조방법은, 도 1a에 도시된 바와같이, 실리콘기판(1)에 활성영역과 소자분리영역을 한정하는 소자분리막(3)을 형성한다. 이때, 상기 소자분리막(3)을 형성하는 공정에 대해서는 생략하기로 한다.
그다음, 도 1b에 도시된 바와같이, 상기 소자분리막(3)을 포함한실리콘기판(1)상에 폴리실리콘층(5)을 약 1600 ∼ 1800 Å 두께로 증착한다.
이어서, 도 1c에 도시된 바와같이, 상기 폴리실리콘층(5)을 CMP공정에 의해 평탄화시킨다.
이렇게 CMP공정을 거치면, 도 2a 및 도 2b에 도시된 바와같이, 소자분리막(3)부분에 공격(attack)이나 디싱현상 등이 나타난다.
위와 같은 현상을 나타내는 근본적인 이유는 폴리실리콘층의 CMP는 일반적인 산화막의 CMP와는 달리 CMP 속도가 상당히 빨라서 진행시간이 짧기 때문에 아주 잘 짜여진 레시피를 가지고 진행을 하더라도 공정이상 발생이나 장비별 변화가 있는 경우에 발생하고 또한 미세한 변화는 모든 공정에 존재하기 때문에 정해진 시간에서 약간만 지나도 위와 같은 현상이 발생한다.
또한, 도 2a 및 도 2b에서와 같이, 소자분리영역이 공격을 받음을 알 수 있는데, 심하게 공격을 받게 되면 활성영역과 활성영역사이의 절연체로서 역할을 할 수 없기 때문에 반도체 칩으로써 역할을 할 수 없는 심각한 일이 발생한다.
그리고, 폴리실리콘층의 디싱 발생시에 떨어져 나온 입자가 소자분리영역으로 이동되어 차후 세정단계에서도 제거되지 않고 남아 있으면 전류 또는 전압을 가했을 때 절연체가 아닌 도체로서의 역할을 하기 때문에 이는 칩으로서 생명을 잃어 버리는 큰 문제점을 야기한다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 폴리실리콘을 두 번에 걸쳐 증착하므로 인해 토폴로지를 최소화시킬 수 있어 디싱현상을 방지하고 입자발생을 억제할 수 있는 반도체소자의 제조방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 종래기술에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도.
도 2a 및 도 2는 종래기술에 따른 반도체소자의 제조방법에 있어서, 디싱에 의한 폴리실리콘 및 필드산화막의 공격 현상을 보여 주기 위한 단면도.
도 3a 내지 도 3d는 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도.
[도면부호의설명]
11 : 반도체기판13 : 필드산화막
15 : 제1폴리실리콘층17 : 레지스트(열경화성수지층)
19 : 제2폴리실리콘층
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은, 반도체기판에 필드산화막을 형성하는 단계; 상기 필드산화막을 포함한 반도체기판 상에 제1폴리실리콘층을 형성하는 단계; 상기 제1폴리실리콘층상에 레지스트를 형성하는 단계; 상기 레지스트상에 제2폴리실리콘층을 형성하는 단계; 및 상기 제2폴리실리콘층, 레지스트 및 제1폴리실리콘층 일부를 CMP 처리하여 평탄화 시키는 단계를 포함하여 구성되는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 3a 내지 도 3d는 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 제조방법은, 도 3a에 도시된 바와같이, 실리콘기판(11)에 활성영역과 소자분리영역을 한정하는 소자분리막(13)을 형성한다. 이때, 상기 소자분리막(13)을 형성하는 공정에 대해서는 생략하기로 한다.
그다음, 상기 소자분리막(13)을 포함한 실리콘기판(11)상에 제1폴리실리콘층(15)을 유효 소자분리막 두께이상의 두께, 즉 약 1000 Å 정도까지 증착한다.
이어서, 도 3b에 도시된 바와같이, 상기 제1폴리실리콘층(15)상에 약 1000 Å∼ 3000 Å정도로 레지스트(17)를 도포한다. 이때, 상기 레지스트는 화학증폭형, 용해억제형, 주쇄절단형 레지스트를 포함한다. 또한, 상기 레지스트는 플라나 타입의 포지티브 레지스트와 네거티브 레지스트중에서 선택하여 사용가능하다.
그리고, 상기 레지스트를 경화(baking)시키는데, 경화시키는 방식으로는 핫플레이트방식, 오븐방식, 진공오븐방식중에서 선택한다. 이때, 상기 경화시의 온도는 Tg 이상의 온도, 즉 포지티브 레지스트의 경우 약 130℃ 온도, 네거티브 레지스트의 경우 약 150℃온도이다.
여기서, 상기 오븐방식을 사용하는 경우, 오븐의 커버재질로는 열전도도가 낮은 납, 탄탈늄, 주석, 플래티늄, 바라륨, 파라디움 중에서 선택하여 사용한다.
한편, 상기 레지스트대신에 열경화성 수지층 및 플라나 타입의 B.A.R.C를 사용할 수 있는데, 열경화성 수지층을 사용하는 경우에 있어, 열경화성수지층을 형성하는 공정에 대해 설명하면 다음과 같다.
교차결합 (crosslinking)이 열에 의해 일어날 수 있는 노보락 비닐 에스테르 형태의 열경화성수지를 용매에 녹여 코팅하여 평탄화를 이루게 한다.
이 노보락 비닐 에스테르 형태의 열경화성 수지는 I라인 레지스트의 주성분인 노보락 성분과 유사하므로 도포되는 성질이 레지스트와 비슷하여 충분히 얇게 도포될 수 있고, 베이킹처리를 하면 가교결합이 일어나 불용, 불용의 상태가 되어 고화되는 성질을 나타내고 이 수지의 분자사슬은 가교결합으로 상호 연결되어 있고, 연마가공이 가능하며, 단단하며, 고온에 잘 견디는 성질도 가지고 있어서 폴리실리콘층 증착시의 온도인 500 ℃정도에서 충분히 물성을 잃지 않고 견딜 수 있는 장점이 있다. 이때, 상기 경화시킬 때 시간은 약 120초 ∼ 1 시간정도로 한정한다.
그다음, 도 3c에 도시된 바와같이, 상기 열경화성 수지층(17)상에 제2 폴리실리콘층(19)을 약 700 Å 정도로 증착한다.
이어서, 도 3d에 도시된 바와같이, CMP공정을 진행하여 상기 제2폴리실리콘층(19)과 열경화성수지층(17)을 선택적으로 제거하여 평탄화시킨다.
이때, 이렇게 CMP 공정을 진행하면, 우선 토폴로지가 거의 없는 균일한 폴리실리콘층을 CMP 처리하게 되므로 열경화성수지층(17)위의 제2폴리실리콘층(19)은 거의 균일하게 CMP 공정을 진행할 수 있게 된다.
그다음, 열경화성 수지층 CMP용 슬러리를 이용하여 산화막 CMP를 진행해 주면 소자분리막 부분의 산화막과 수지층부분의 산화막 성분이 서로 다르므로 이 두 물성의 선택비를 이용하여 CMP를 진행하면 단단한 물성이 먼저 연마(polishing)되기 때문에 소자분리막의 공격이나 디싱현상을 최소화시키면서 CMP 공정이 가능하게 된다.
한편, 도면에는 도시하지 않았지만, 남아 있는 레지스트는 세정공정을 통하여 완전히 제거시킬 수 있으므로, 도 3d에서와 같이, 완벽한 CMP공정을 얻을 수 있다.
위에서와 같이, 기존의 한번에 약 1700Å정도의 폴리실리콘층 증착하던 것을 두 번에 걸쳐 증착하고 중간에 토폴로지가 있더라도 코팅시에 플라나(planar)하게 도포되는 열경화성 수지 코팅단계를 삽입하여 평탄화(planarization)를 이룬 후Tg(glass transition temperature) 이상의 온도에서 가열해 주면 가교결합이 일어나 열경화 성분과 단단한 성분을 띄게 되고 이후에 CMP를 해 주면 패턴 자체에 공격을 주지 않으며 토폴러지가 거의 없는 기판을 얻을 수 있다.
이후에 후속 리소그라피 공정을 진행하면 D.O.F (촛점심도, depth of focus) 마진을 월등히 향상시켜 패터닝에 많은 도움을 줄 수 있다.
한편, 본 발명에 사용되는 열경화성 수지의 종류와 제조방법에 대해 설명하면 다음과 같다.
열경화성수지의 종류로는 1) 페놀수지, 2) 불포화폴리에스텔, 3) 에폭시, 4) 프란수지, 5) 폴리이미드수지, 6) 비스말레이미드(Bismaleimide, BMI)수지등이 있다.
1) 페놀수지
페놀수지는 페놀과 포름알데히드사이의 화학반응에 의해 생성된 폴리머이다. 이 수지는 축합반응을 수반하며, 물이 부산물로 생성된다. 반응초기의 폴리머는 저분자량을 갖고 완전히 용해되는데, 이 단계를 A-단계, 축합반응이 진행됨에 따라 수지는 탄성과 열가소성을 가지고 부분적으로 용해되는 단계를 넘게 되는데, 이 단계를 B-단계라 부른다.
그후 수지는 완전히 가교가 이루어져 경화되는데 이를 C-단계라 부른다. 포름알데히드와 암모니아의 반응생성물인 헥사메틸렌테트라아민은 전형적인 경화제로서 이용된다. 산성촉매를 사용하면 노볼락(novolak)형 페놀 수지가 되고 알카리성 촉매를 사용하면 레졸(resol)형 페놀수지가 된다.
2) 불포화폴리에스텔
폴리에스테르 수지는 성형시에 고압을 필요로 하지 않고 촉진제의 사용에의해 상온에서 성형할 수 있으므로 비교적 쉽게 만들 수 있다. 불포화 폴리에스터 수지는 미황색 투명한 점조체로서 이 액상수지에 촉매, 촉진제를 가해서 만든다. 연질, 경질, 내광성, 공기경화성, 자기소화성 등의 성질을 띄고 있다. 중합은 액상불포화 폴리에스터 수지 및 스티렌에 1% 정도의 중합촉매를 가한 다음 형에 넣고 가열하던가 또는 저온 중합촉진제를 함께 넣은 다음 상온에서 형성한다.
3) 에폭시
에폭시 수지는 두 개의 탄소와 한 개의 산소로 이루어진 3원환인 에폭시기를 가지고 있는 구조이다. 이 수지는 경화에 있어 반응수축이 매우 작고 또한 휘발물을 발생하지 않는다. 에폭시수지는 우수한 접착성과 강도, 가소성, 내마모성, 내수성, 내 약품성, 저장 안정성이 높고 낮은 수축성 등의 성질 등 대부분의 물성은 매우 우수하다. 종류에는 노보락형 비닐에스테르 타입(Novolac Vinylester type, 에폭시 아크릴레이트), 비닐에스테르타입(Vinylester type, 에폭시 아크릴레이트), 비스페놀 타입(Bisphenol type), 이소타입 등이 있다.
4) 프란 수지
푸란 수지는 푸르푸랄 수지, 푸르푸리릴알코올 수지 등 푸란고리를 함유한 합성수지의 총칭으로서 열경화성 수지로 푸르푸릴알코올을 적은 양의 산을 함유한 수용액으로 만들어 가열한 다음 수분을 제거하면 90%에 가까운 양의 제1차 수지를 얻는다. 액상이므로 곧바로 도포가 가능하다. 내약품성, 내열성, 내용제성, 내마모성이 우수하다.
5) 폴리이미드 수지
폴리이미드는 질소와 두 개의 카르보닐기를 갖는 고리형 작용기로 이루어져 있다. PBI는 두 개의 질소를 포함한 5원환이며, 벤젠고리에 결합되어 있다. 이미드와 PBI 작용기는 평면구조로서 매우 견고하기 때문에 이들 작용기를 갖고 있는 고분자 물질은 강도가 높고 열에 안정하다. 방향족 작용기가 이미드에 결합되어 내열성과 강도를 더욱 향상시킨다.
6) 비스말레이미드(Bismaleimide, BMI) 수지
폴리이미드 수지의 부가중합 수지의 하나의 형태는 비스멜레이미드 유도체를 포함하는 반응으로 말레인산이 폴리에스테르 반응에서 스티렌과 가교되는 것과 마찬가지로 말레이미드기를 가지는 원료의 탄소-탄소 이중결합이 올레핀에 있는 탄소-탄소 이중결합과 반응하는 것과 방향족 디아민이 말레이미드의 탄소-탄소 이중결합에 첨가되는 미첼(Michael)반응이다. 두 경우 모두 올레핀 또는 디아민이 이미드 분자와 가교를 형성하여 가교 구조가 생기는 반응이다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 제조방법에 의하면, 플라나 타입의 열경화성 수지 도포단계를 폴리증착중간에 추가하여 평탄화를 이룬후 CMP 공정을 진행하므로 디싱(dishing)이나 분리막(Fox) 공격으로 인한 패턴쓰러짐(pattern collapse)을 막을 수 있고, CMP 공정시 시간 제어도 용이하게 할 수 있다.
또한, 후속 리소그라피공정에서는 베어 웨이퍼(bare wafer)와 같이 평탄한 기판에 레지스트를 도포하고 노광을 진행하므로 DOF 마진이 상당히 개선되어 공정마진을 증가시켜 주므로 양산단계에 들어 가면 공정이상 발생시에 패턴공격 현상을 최소화시킬 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (12)

  1. 반도체기판에 필드산화막을 형성하는 단계;
    상기 필드산화막을 포함한 반도체기판상에 제1폴리실리콘층을 형성하는 단계;
    상기 제1폴리실리콘층상에 레지스트를 형성하는 단계;
    상기 레지스트상에 제2폴리실리콘층을 형성하는 단계; 및
    상기 제2폴리실리콘층, 레지스트 및 제1폴리실리콘층 일부를 CMP 처리하여 평탄화시키는 단계를 포함하여 구성되는 것을 특징으로하는 반도체소자의 제조방법.
  2. 제1항에 있어서, 상기 제1폴리실리콘층의 두께는 약 1000Å정도인 것을 특징으로하는 반도체소자의 제조방법.
  3. 제1항에 있어서, 상기 레지스트는 화학증폭형, 용해억제형, 주쇄절단형 레지스트를 포함하는 것을 특징으로하는 반도체소자의 제조방법.
  4. 제1항에 있어서, 상기 제2폴리실리콘층의 두께는 약 700Å정도인 것을 특징으로하는 반도체소자의 제조방법.
  5. 제1항에 있어서, 상기 레지스트는 플라나 타입의 포지티브 레지스트와 네거티브 레지스트를 포함하는 것을 특징으로하는 반도체소자의 제조방법.
  6. 제1항에 있어서, 상기 레지스트 외에 열경화성 수지층 및 플라나 타입의 B.A.R.C를 포함하는 것을 특징으로하는 반도체소자의 제조방법.
  7. 제6항에 있어서, 상기 레지스트의 두께는 1000Å ∼ 3000 Å의 범위를 갖는 것을 특징으로하는 반도체소자의 제조방법.
  8. 제6항에 있어서, 상기 레지스트를 경화(baking)시키는 단계를 더 포함하되, 이 경화시키는 방법으로는 핫플레이트방식, 오븐방식, 진공오븐방식중에서 선택하는 것을 특징으로하는 반도체소자의 제조방법.
  9. 제8항에 있어서, 상기 오븐방식을 사용하는 경우, 오븐의 커버재질로는 열전도도가 낮은 납, 탄탈늄, 주석, 플래티늄, 바라륨, 파라디움 중에서 선택하는 것을 특징으로하는 반도체소자의 제조방법.
  10. 제8항에 있어서, 상기 경화시의 온도는 Tg 이상의 온도인 것을 특징으로하는 반도체소자의 제조방법.
  11. 제6항에 있어서, 상기 열경화성 수지는 페놀수지, 에폭시 수지, 멜라닌수지, 우레아 수지, 불포화 폴리에스테르 수지, 알키드 수지, 규소 수지, 폴리우레탄 수지를 포함하는 것을 특징으로하는 반도체소자의 제조방법.
  12. 제6항에 있어서, 상기 열경화성 수지를 이용하는 경우, 경화처리시간은 120초 ∼ 1시간인 것을 특징으로하는 반도체소자의 제조방법.
KR1020020078359A 2002-12-10 2002-12-10 반도체소자의 제조방법 KR100876877B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020078359A KR100876877B1 (ko) 2002-12-10 2002-12-10 반도체소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020078359A KR100876877B1 (ko) 2002-12-10 2002-12-10 반도체소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20040050507A true KR20040050507A (ko) 2004-06-16
KR100876877B1 KR100876877B1 (ko) 2008-12-31

Family

ID=37344689

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020078359A KR100876877B1 (ko) 2002-12-10 2002-12-10 반도체소자의 제조방법

Country Status (1)

Country Link
KR (1) KR100876877B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104681493A (zh) * 2013-11-27 2015-06-03 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN104681496A (zh) * 2013-11-27 2015-06-03 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN105870065A (zh) * 2015-01-19 2016-08-17 中芯国际集成电路制造(上海)有限公司 半导体器件的制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2812275B2 (ja) * 1995-12-19 1998-10-22 日本電気株式会社 半導体装置の製造方法
JPH1154500A (ja) * 1997-07-31 1999-02-26 Oki Electric Ind Co Ltd 半導体素子および半導体素子の製造方法
KR20000004244A (ko) * 1998-06-30 2000-01-25 김영환 플래쉬 메모리 소자의 플로팅 게이트 형성 방법
KR20000042410A (ko) * 1998-12-24 2000-07-15 김영환 스택 게이트형 플래시 메모리 소자 제조방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104681493A (zh) * 2013-11-27 2015-06-03 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN104681496A (zh) * 2013-11-27 2015-06-03 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN105870065A (zh) * 2015-01-19 2016-08-17 中芯国际集成电路制造(上海)有限公司 半导体器件的制造方法

Also Published As

Publication number Publication date
KR100876877B1 (ko) 2008-12-31

Similar Documents

Publication Publication Date Title
EP2328027B1 (en) Positive-type photosensitive resin composition, method for producing resist pattern, and uses of said resist pattern
JP4336310B2 (ja) ハードマスク層としてのシリコン含有反射防止層及びその形成方法
CN101855596A (zh) 正型感光性树脂组合物、抗蚀图形的制法、半导体装置及电子设备
EP0178500A2 (en) Method of forming a selectively patterned protective layer on a substrate and method of making planarized dielectric components for semiconductor structures
JPS5843453A (ja) ポリイミド材料の食刻方法
KR101432133B1 (ko) 유리질 탄소 몰드의 제조 방법
KR100876877B1 (ko) 반도체소자의 제조방법
US7534717B2 (en) Method of manufacturing semiconductor device
TWI776803B (zh) 具有第３族氮化物系化合物層之半導體基板之製造方法
KR100242894B1 (ko) 바닥 레지스트를 제조하는 방법
JP5444749B2 (ja) ポジ型感光性樹脂組成物、レジストパターンの製造方法及び電子部品
JPS5893240A (ja) 半導体装置及びその製造方法
CN111758075A (zh) 包含加成了芳香族乙烯基化合物的含有三芳基二胺的酚醛清漆树脂的抗蚀剂下层膜形成用组合物
JP2542075B2 (ja) シリコ―ンラダ―系樹脂にパタ―ンを転写する方法およびそれに用いるエッチング液
EP0144661B1 (en) Method for forming a film of a polyimide dielectric material on an electronic component and the resulting component
JPS63293996A (ja) 多層配線基板の製造方法
KR100666023B1 (ko) 하드마스크 층으로서 반사방지 규소 함유 조성물
KR102556236B1 (ko) 신규 중합체 및 이를 포함하는 하층막 조성물
CN113496876B (zh) 半导体结构及半导体结构的形成方法
US8475619B2 (en) Process for improving the adhesion of a UV-crosslinkable material to a substrate
KR100833394B1 (ko) 커패시터 형성방법
KR100370135B1 (ko) 레지스트 이중 코팅 방법
JPS61248529A (ja) 樹脂層の製造方法
KR101684643B1 (ko) Mit 박막의 패시베이션 방법
JPH06273945A (ja) 基板表面上へのフォトレジストパターンの製造方法、並びに酸化化合物を含むフォトレジスト溶液及びその使用方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee