KR20040050176A - 타이밍 컨트롤러의 리셋 회로 - Google Patents

Abstract

본 발명은 전원 온/오프 동작의 반복시에도 안정적으로 타이밍 컨트롤러를 리셋시킴과 아울러 타이밍 컨트롤러에 내장될 수 있는 타이밍 컨트롤러의 리셋 회로를 제공하는 것이다.

본 발명의 타이밍 컨트롤러 리셋 회로는 구동 전압 입력 라인에 직렬로 접속된 다수개의 플립 플롭을 이용하여 상기 구동 전압을 제1 기간 만큼 지연시켜 출력하기 위한 제1 지연부와; 상기 구동 전압과 제1 지연부를 통해 지연된 구동 전압을 논리곱 연산하여 제1 리셋 신호를 발생하기 위한 제1 논리곱 게이트와; 상기 제1 논리곱 게이트의 출력단에 직렬로 접속된 다수개의 플립 플롭을 이용하여 상기 제1 리셋 신호를 제2 기간 만큼 지연시켜 출력하기 위한 제2 지연부와; 상기 제1 리셋 신호와 상기 제2 지연부의 출력 신호를 논리곱 연산하여 제2 리셋 신호를 발생하기 위한 제2 논리곱 게이트를 구비하는 것을 특징으로 한다.

Description

타이밍 컨트롤러의 리셋 회로{REST CIRCUIT OF TIMING CONTROLLER}

본 발명은 액정 표시 장치에 관한 것으로서, 특히 타이밍 컨트롤러를 안정적으로 리셋시킬 수 있는 타이밍 컨트롤러의 리셋 회로에 관한 것이다.

액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정 표시 장치는 화소 매트릭스를 갖는 액정 패널과, 액정 패널을 구동하기 위한 드라이버를 구비한다.

구체적으로, 액정 표시 장치는 도 1에 도시된 바와 같이 화소 매트릭스를 갖는 액정 패널(12)과, 액정 패널(12)의 게이트 라인들(GL1 내지 GLm)을 구동하기 위한 게이트 드라이버(14)와, 액정 패널(12)의 데이터 라인들(DL1 내지 DLn)을 구동하기 위한 데이터 드라이버(16)와, 게이트 드라이버(14)와 데이터 드라이버(16)의 구동 타이밍을 제어하기 위한 타이밍 컨트롤러(18)를 구비한다.

액정 패널(12)은 게이트 라인들(GL)과 데이터 라인들(DL)의 교차로 정의되는 영역마다 형성된 화소들로 구성된 화소 매트릭스를 구비한다. 화소들 각각은 화소 신호에 따라 광투과량을 조절하는 액정셀(Clc)과, 액정셀(Clc)을 구동하기 위한 박막 트랜지스터(TFT)들을 구비한다.

박막 트랜지스터(TFT)는 게이트 라인(GL)으로부터의 스캔 신호, 즉 게이트 하이 전압(VGH)이 공급되는 경우 턴-온되어 데이터 라인(DL)으로부터의 화소 신호를 액정셀(Clc)에 공급한다. 그리고, 박막 트랜지스터(TFT)는 게이트 라인(GL)으로부터 게이트 로우 전압(VGL)이 공급되는 경우 턴-오프되어 액정셀(Clc)에 충전된 화소 신호가 유지되게 한다.

액정셀(Clc)은 등가적으로 캐패시터로 표현되며, 액정을 사이에 두고 대면하는 공통 전극과 박막 트랜지스터(TFT)에 접속된 화소 전극으로 구성된다. 그리고, 액정셀(Clc)은 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 하기 위하여 스토리지 캐패시터(도시하지 않음)를 더 구비한다. 이러한 액정셀(Clc)은 박막 트랜지스터(TFT)를 통해 충전되는 화소 신호에 따라 유전 이방성을 가지는 액정의 배열 상태가 가변하여 광 투과율을 조절함으로써 계조를 구현하게 된다.

게이트 드라이버(14)는 타이밍 컨트롤러(18)로부터의 게이트 스타트 펄스(Gate Start Pulse; GSP)를 게이트 쉬프트 클럭(Gate Shift Clock; GSC)에 따라 쉬프트시켜 게이트 라인들(GL1 내지 GLm)에 순차적으로 게이트 하이 전압(VGH)을 갖는 스캔 펄스를 공급한다. 그리고, 게이트 드라이버(14)는 게이트 라인들(GL)에 게이트 하이 전압(VGH)의 스캔 펄스가 공급되지 않는 나머지 기간에서는 게이트 로우 전압(VGL)을 공급하게 된다. 또한, 게이트 드라이버(14)는 상기 스캔 펄스의 펄스 폭을 타이밍 컨트롤러(18)로부터의 게이트 출력 이네이블(Gate Output Enable; GOE) 신호에 따라 제어하게 된다.

데이터 드라이버(16)는 타이밍 컨트롤러(18)로부터의 소스 스타트 펄스(Source Start Pulse; SSP)를 소스 쉬프트 클럭(Source Shift Clock; SSC)에 따라 쉬프트시켜 샘플링 신호를 발생한다. 그리고, 데이터 드라이버(16)는 상기 SSC에 따라 입력되는 화소 데이터(RGB)를 상기 샘플링 신호에 따라 래치한 후 소스 출력 이네이블(Source Output Enable; SOE) 신호에 응답하여 라인단위로 공급한다. 이어서, 데이터 드라이버(16)는 라인단위로 공급되는 화소 데이터(RGB)를 감마 전압부(도시하지 않음)로부터의 감마 전압을 아날로그 화소 신호로 변환하여 데이터 라인들(DL)에 공급한다. 여기서, 데이터 드라이버(16)는 상기 화소 데이터를 화소 신호로 변환할 때 타이밍 컨트롤러(18)로부터의 극성 제어(POL) 신호에 응답하여 그 화소 신호의 극성을 결정하게 된다. 그리고, 데이터 드라이버(16)는 상기 소스 출력 이네이블(SOE) 신호에 응답하여 상기 화소 신호가 데이터 라인들(DL)에 공급되는 기간을 결정한다.

타이밍 컨트롤러(18)는 게이트 드라이버(14)를 제어하는 GSP, GSC, GOE 신호 등을 발생하고, 데이터 드라이버(16)를 제어하는 SSP, SSC, SOE, POL 신호 등을 발생한다. 이 경우, 타이밍 컨트롤러(18)는 외부로부터 입력되는 유효 데이터 구간을 알리는 데이터 이네이블(Data Enable; DE) 신호, 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 화소 데이터(RGB)의 전송 타이밍을 결정하는 도트 클럭(Dot Clock; DCLK)을 이용하여 상기 GSP, GSC, GOE, SSP, SSC, SOE, POL 등과 같은 제어신호들을 생성하게 된다.

이러한 타이밍 컨트롤러(8)는 액정 표시 장치의 전원이 온될 때마다 초기화되기 위하여 도 2에 도시된 바와 같이 타이밍 컨트롤러(18)는 리셋 회로(20)를 구비한다.

도 2를 참조하면, 타이밍 컨트롤러(18)의 리셋 회로(20)는 구동 전압원(VCC)과 기저 전압원(GND) 사이에 직렬로 접속된 제1 캐패시터(C1) 및 제1 저항(R1)과, 그 제1 캐패시터(C1) 및 제1 저항(R1)과 병렬로 접속된 제2 캐패시터(C2) 및 제2 저항(R2)을 구비한다.

도 2에 도시된 리셋 회로(20)는 제1 캐패시터(C1) 및 제1 저항(R1) 사이의 제1 노드(N1)에서 R1C1 시정수에 따른 제1 리셋 신호(RS1)를 발생하고, 제2 캐패시터(C2) 및 제2 저항(R2) 사이의 제2 노드(N2)에서 R2C2 시정수에 따른 제2 리셋 신호(RS1)를 발생한다. 여기서, 제1 및 제2 리셋 신호(RS1, RS2)는 제1 및 제2 노드(N1, N2) 상에서의 RC 시정수 차이에 따라 도 3에 도시된 바와 같이 기저 전압(0V)으로부터 서로 다른 상승 기간(T1, T2)을 가지고 구동 전압(VCC)까지 상승하게 된다. 도 3에서 상대적으로 짧은 상승 기간(T1)을 갖는 제1 리셋 신호(RS1)는 전원이 턴-온되어 구동 전압(VCC)이 공급되기 시작하면 타이밍 컨트롤러(18) 자체를 리셋시키는 역할을 하고, 상대적을 긴 상승 기간(T2)을 갖는 제2 리셋 신호(RS2)는 전술한 바와 같이 타이밍 컨트롤러(18)에서 게이트 드라이버(14) 및 데이터 드라이버(16)의 제어신호들을 발생하는 제어신호 발생부를 리셋시키는 역할을 하게 된다.

이러한 종래의 리셋 회로(20)를 이용한 타이밍 컨트롤러(18)는 전원이 턴-온되면 제1 리셋 신호(RS1)에 의해 리셋되어 동작을 시작하게 되고, 제2 리셋 신호(RS2)에 의해 제어 신호 발생부가 리셋되어 전술한 제어 신호들을 발생하게 된다.

그러나, 종래의 타이밍 컨트롤러(18)의 리셋 회로(20)는 RC 시정수를 이용함에 따라 전원의 턴-온/턴-오프 동작이 반복되는 경우 캐패시터(C1, C2)에 충전된 전하가 제대로 방전되지 못하여 타이밍 컨트롤러(18)의 리셋 동작에 오동작이 발생하는 문제점이 있다. 그리고, 종래의 타이밍 컨트롤러(18)의 리셋 회로(20)는 도2에 도시된 바와 같이 타이밍 컨트롤러(18)의 외부에 장착되어 그 리셋 회로(20)를 위한 별도의 회로 면적을 필요로 하므로 회로 면적의 축소에 한계가 있게 된다.

따라서, 본 발명의 목적은 전원 온/오프 동작의 반복시에도 안정적으로 타이밍 컨트롤러를 리셋시킴과 아울러 타이밍 컨트롤러에 내장될 수 있는 타이밍 컨트롤러의 리셋 회로를 제공하는 것이다.

도 1은 통상적인 액정 표시 장치를 도시한 도면.

도 2는 도 1에 도시된 타이밍 컨트롤러의 리셋 회로를 구체적으로 도시한 도면.

도 3은 도 2에 도시된 리셋 회로의 출력 파형도.

도 4는 본 발명의 타이밍 컨트롤러의 리셋 회로를 도시한 도면.

도 5는 도 4에 도시된 리셋 회로의 출력 파형도.

<도면의 주요부분에 대한 부호의 간단한 설명>

10 : 액정 표시 패널 12 : 게이트 드라이버

14 : 데이터 드라이버 16 : 타이밍 컨트롤러

20, 30 : 리셋 회로 32 : 제1 지연부

34 : 제2 지연부

상기 목적들을 달성하기 위하여, 본 발명에 따른 타이밍 컨트롤러의 리셋 회로는 구동 전압 입력 라인에 직렬로 접속된 다수개의 플립 플롭을 이용하여 상기 구동 전압을 제1 기간 만큼 지연시켜 출력하기 위한 제1 지연부와; 상기 구동 전압과 제1 지연부를 통해 지연된 구동 전압을 논리곱 연산하여 제1 리셋 신호를 발생하기 위한 제1 논리곱 게이트와; 상기 제1 논리곱 게이트의 출력단에 직렬로 접속된 다수개의 플립 플롭을 이용하여 상기 제1 리셋 신호를 제2 기간 만큼 지연시켜 출력하기 위한 제2 지연부와; 상기 제1 리셋 신호와 상기 제2 지연부의 출력 신호를 논리곱 연산하여 제2 리셋 신호를 발생하기 위한 제2 논리곱 게이트를 구비하는 것을 특징으로 한다.

상기 리셋 회로는 상기 타이밍 컨트롤러에 내장되는 것을 특징으로 한다.

상기 제1 지연부는 외부로부터 상기 다수개의 플립 플롭의 클럭 단자에 공통으로 공급되는 다수개의 클럭 신호 주기 만큼 상기 공급 전압을 지연시켜 출력하는 것을 특징으로 한다.

상기 제2 지연부는 외부로부터 상기 다수개의 플립 플롭의 클럭 단자에 공통으로 공급되는 다수개의 클럭 신호 주기 만큼 상기 제1 리셋 신호를 지연시켜 출력하는 것을 특징으로 한다.

상기 제1 리셋 신호는 상기 타이밍 컨트롤러를 전체적으로 리셋시키고, 상기 제2 리셋 신호를 상기 타이밍 컨트롤러에 내장되어 액정 표시 장치의 게이트 드라이버 및 데이터 드라이버에 공급되어질 제어 신호들을 발생하는 제어 신호 발생부를 리셋시키는 것을 특징으로 한다.

상기 제1 리셋 신호는 상기 타이밍 컨트롤러에 내장되어 액정 표시 장치의 게이트 드라이버 및 데이터 드라이버에 공급되어질 제어 신호들을 발생하는 제어 신호 발생부를 리셋시키고, 상기 제2 리셋 신호는 상기 타이밍 컨트롤러를 전체적으로 리셋시키는 것을 특징으로 한다.

이하, 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.

도 4는 본 발명의 실시 예에 따른 타이밍 컨트롤러의 리셋 회로(30)를 도시한 것이고, 도 5는 도 4에 도시된 리셋 회로(30)의 출력 파형을 도시한 것이다.

도 4에 도시된 타이밍 컨트롤러의 리셋 회로(30)는 다수개의 플립 플롭(FF1 내지 FFm)을 구비하여 구동 전압(VCC)을 일정 기간 지연시키기 위한 제1 지연부(32)와, 구동 전압(VCC)과 제1 지연부(32)의 출력 신호를 논리곱 연산하여제1 리셋 신호(RS1)를 발생하는 제1 논리곱(이하, AND1이라 함) 게이트와, 다수개의 플립 플롭(FFm+1 내지 FFn)을 구비하여 제1 리셋 신호(RS1)를 일정 기간 지연시키기 위한 제2 지연부(34)와, 제1 리셋 신호(RS1)와 제2 지연부(34)의 출력 신호를 논리곱 연산하여 제2 리셋 신호(RS2)를 발생하는 제2 논리곱(이하, AND2라 함) 게이트를 구비한다.

제1 지연부(32)는 직렬로 연결된 다수개의 플립 플롭, 예를 들면 D 플립 플롭(FF1 내지 FFm)를 구비한다. 제1 D 플립 플롭(FF1)은 전원부(도시하지 않음)로부터의 구동 전압(VCC)를 자신의 데이터 입력 단자로, 외부로부터 입력되는 클럭 신호(CLK)를 클럭 단자로 입력한다. 예를 들면, 클럭 신호(CLK)로는 외부로부터 타이밍 컨트롤러(도시하지 않음)로 입력되는 화소 데이터(RGB) 전송 타이밍을 결정하는 도트 클럭 신호(DCLK)가 이용된다. 이러한 제1 D 플립 플롭(FF1)은 클럭 신호(CLK)의 주기 만큼 구동 전압(VCC)을 지연시켜 출력한다. 제2 내지 제m D 플립 플롭(FF2 내지 FFm)은 이전단 D 플립 플롭(FF)으로부터의 출력 신호를 자신의 데이터 입력 단자로, 클럭 신호(CLK)를 클럭 단자로 입력한다. 이러한 제2 내지 제m D 플립 플롭(FF2 내지 FFm) 각각은 클럭 신호(CLK)의 주기 만큼 이전단 D 플립 플롭(FF)의 출력 신호를 지연시켜 출력하게 된다. 결과적으로, 제1 지연부(32)는 m개의 D 플립 플롭(FF1 내지 FFm)을 구비하는 경우 구동 전압(VCC)을 m개의 클럭 신호(DCLK) 주기 만큼 지연시켜 출력하게 된다.

AND1 게이트는 구동 전압(VCC)과 제1 지연부(32)의 출력 신호, 즉 m번째 D 플립 플롭(FFm)의 출력 신호를 논리곱 연산하여 도 5에 도시된 바와 같이 제1시점(T1)에서 하이 상태가 되는 제1 리셋 신호(RS1)를 발생한다. 이 제1 리셋 신호(RS1)는 전원부(도시하지 않음)가 턴-온되면 타이밍 컨트롤러(도시하지 않음)가 리셋되어 구동을 시작하게 된다.

제2 지연부(34)는 AND1 게이트의 출력단자에 직렬로 연결된 다수개의 플립 플롭, 예를 들면 D 플립 플롭(FF1 내지 FFn)를 구비한다. 제1 D 플립 플롭(FF1)은 AND1 게이트로부터의 제1 리셋 신호(RS1)를 자신의 데이터 입력 단자로, 외부로부터 입력되는 클럭 신호(CLK)를 클럭 단자로 입력한다. 이러한 제1 D 플립 플롭(FF1)은 클럭 신호(CLK)의 주기 만큼 제1 리셋 신호(RS1)를 지연시켜 출력한다. 제2 내지 제n D 플립 플롭(FF2 내지 FFn)은 이전단 D 플립 플롭(FF)으로부터의 출력 신호를 자신의 데이터 입력 단자로 클럭 신호(CLK)를 클럭 단자로 입력한다. 이러한 제2 내지 제n D 플립 플롭(FF2 내지 FFn) 각각은 클럭 신호(CLK)의 주기 만큼 이전단 D 플립 플롭(FF)의 출력 신호를 지연시켜 출력하게 된다. 결과적으로, 제2 지연부(32)는 n개의 D 플립 플롭(FF1 내지 FFn)을 구비하는 경우 제1 리셋 신호(RS2)를 n개의 클럭 신호(DCLK) 주기 만큼 지연시켜 출력하게 된다.

AND2 게이트는 AND1 게이트로부터의 제1 리셋 신호(RS1)와 제2 지연부(34)의 출력 신호, 즉 n번째 D 플립 플롭(FFn)의 출력 신호를 논리곱 연산하여 도 5에 도시된 바와 같이 제2 시점(T2)에서 하이 상태가 되는 제2 리셋 신호(RS2)를 발생한다. 이 제2 리셋 신호(RS2)는 타이밍 컨트롤러가 제1 리셋 신호(RS1)에 의해 리셋된 이후에 그 타이밍 컨트롤러에 내장된 제어 신호 발생부를 리셋시켜 액정 표시 장치의 게이트 드라이버 및 데이터 드라이버를 제어하는 제어 신호들이 발생되게한다.

다시 말하여, 타이밍 컨트롤러의 제어 신호 발생부는 제2 리셋 신호(RS2)에 의해 리셋된 후 외부로부터 입력되는 데이터 이네이블(DE) 신호, 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 도트 클럭(DCLK)을 이용하여 전술한 바와 같이 게이트 드라이버는 제어하는 GSP, GSC, GOE 신호들과 데이터 드라이버를 제어하는 SSP, SSC, SOE, POL 신호들을 생성하게 된다.

여기서, 제1 및 제2 리셋 신호(RS1 내지 RS2)의 생성 순서는 사용자의 요구에 따라 뒤바뀔 수 있다.

이와 같이, 본 발명에 따른 타이밍 컨트롤러의 리셋 회로(30)는 전원부가 턴-온되면 다수개의 플립 플롭을 통해 설정된 제1 시점(T1)에서 제1 리셋 신호(RS1)를, 제2 시점(T2)에서 제2 리셋 신호(RS2)를 고정적으로 발생하게 된다. 그리고, 본 발명에 따른 타이밍 컨트롤러의 리셋 회로(30)는 타이밍 컨트롤러에 내장됨으로써 회로 면적을 최소화할 수 있게 된다.

상술한 바와 같이, 본 발명에 따른 타이밍 컨트롤러의 리셋 회로는 다수개의 플립 플롭을 이용하여 서로 다른 시점에서 제1 및 제2 리셋 신호를 고정적으로 발생함으로써 RC 시정수 이용시 제1 및 제2 리셋 신호 가변으로 인한 종래의 타이밍 컨트롤러 리셋 오동작을 방지할 수 있게 된다.

또한, 본 발명에 따른 타이밍 컨트롤러의 리셋 회로는 타이밍 컨트롤러에 내장됨으로써 회로 면적을 최소화할 수 있게 된다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (6)

1. 구동 전압 입력 라인에 직렬로 접속된 다수개의 플립 플롭을 이용하여 상기 구동 전압을 제1 기간 만큼 지연시켜 출력하기 위한 제1 지연부와;

   상기 구동 전압과 제1 지연부를 통해 지연된 구동 전압을 논리곱 연산하여 제1 리셋 신호를 발생하기 위한 제1 논리곱 게이트와;

   상기 제1 논리곱 게이트의 출력단에 직렬로 접속된 다수개의 플립 플롭을 이용하여 상기 제1 리셋 신호를 제2 기간 만큼 지연시켜 출력하기 위한 제2 지연부와;

   상기 제1 리셋 신호와 상기 제2 지연부의 출력 신호를 논리곱 연산하여 제2 리셋 신호를 발생하기 위한 제2 논리곱 게이트를 구비하는 것을 특징으로 하는 타이밍 컨트롤러의 리셋 회로.
2. 제 1 항에 있어서,

   상기 리셋 회로는 상기 타이밍 컨트롤러에 내장되는 것을 특징으로 하는 타이밍 컨트롤러의 리셋 회로.
3. 제 1 항에 있어서,

   상기 제1 지연부는

   외부로부터 상기 다수개의 플립 플롭의 클럭 단자에 공통으로 공급되는 다수개의 클럭 신호 주기 만큼 상기 공급 전압을 지연시켜 출력하는 것을 특징으로 하는 타이밍 컨트롤러의 리셋 회로.
4. 제 1 항에 있어서,

   상기 제2 지연부는

   외부로부터 상기 다수개의 플립 플롭의 클럭 단자에 공통으로 공급되는 다수개의 클럭 신호 주기 만큼 상기 제1 리셋 신호를 지연시켜 출력하는 것을 특징으로 하는 타이밍 컨트롤러의 리셋 회로.
5. 제 1 항에 있어서,

   상기 제1 리셋 신호는 상기 타이밍 컨트롤러를 전체적으로 리셋시키고,

   상기 제2 리셋 신호는 상기 타이밍 컨트롤러에 내장되어 액정 표시 장치의 게이트 드라이버 및 데이터 드라이버에 공급되어질 제어 신호들을 발생하는 제어 신호 발생부를 리셋시키는 것을 특징으로 하는 타이밍 컨트롤러의 리셋 회로.
6. 제 1 항에 있어서,

   상기 제1 리셋 신호는 상기 타이밍 컨트롤러에 내장되어 액정 표시 장치의 게이트 드라이버 및 데이터 드라이버에 공급되어질 제어 신호들을 발생하는 제어 신호 발생부를 리셋시키고,

   상기 제2 리셋 신호는 상기 타이밍 컨트롤러를 전체적으로 리셋시키는 것을특징으로 하는 타이밍 컨트롤러의 리셋 회로.