KR20040045765A - Method of forming DRAM cells having storage nodes - Google Patents
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Abstract
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 스토리지 노드들을 갖는 디램 셀들을 형성하는 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming DRAM cells having storage nodes.
반도체소자들중 디램 소자는 에스램 소자에 비하여 높은 집적도를 보이므로 대용량 메모리 소자가 요구되는 컴퓨터 등에 널리 사용되고 있다. 상기 디램 소자의 메모리 셀은 하나의 억세스 트랜지스터 및 하나의 셀 커패시터로 구성된다. 상기 셀 커패시터의 용량은 디램 소자의 전기적인 특성 및 신뢰성에 직접적으로 관련이 있다. 예를 들면, 상기 셀 커패시터의 용량이 감소하면, 알파 입자에 기인하는 셀의 오동작(소프트 에러 발생률)이 증가하고 셀의 리프레쉬 주기가 감소한다. 이에 따라, 디램 소자의 신뢰성이 저하되고 디램 소자의 전력소모가 증가한다.Among semiconductor devices, DRAM devices have a higher degree of integration than SRAM devices, and thus they are widely used in computers requiring large memory devices. The memory cell of the DRAM device includes one access transistor and one cell capacitor. The capacitance of the cell capacitor is directly related to the electrical characteristics and reliability of the DRAM device. For example, if the capacity of the cell capacitor is reduced, the cell malfunction due to alpha particles (soft error rate) is increased and the refresh period of the cell is reduced. Accordingly, the reliability of the DRAM device is lowered and the power consumption of the DRAM device is increased.
최근에, 상기 셀 커패시터의 용량을 증가시키기 위하여 여러가지의 기술들이 제안된 바 있다. 예를 들면, 상기 셀 커패시터의 하부전극으로 사용되는 스토리지 노드의 표면적을 증가시키기 위하여 실린더형의 스토리지 노드가 널리 사용되고 있다.Recently, various techniques have been proposed to increase the capacity of the cell capacitor. For example, a cylindrical storage node is widely used to increase the surface area of a storage node used as a lower electrode of the cell capacitor.
도 1 내지 도 3은 종래의 디램 셀의 셀 커패시터를 형성하는 방법을 설명하기 위한 단면도들이다.1 to 3 are cross-sectional views illustrating a method of forming a cell capacitor of a conventional DRAM cell.
도 1을 참조하면, 반도체기판(51) 상에 층간절연막(53)을 형성한다. 상기 층간절연막(53)은 산화막으로 형성한다. 상기 층간절연막(53)을 패터닝하여 상기 반도체기판(51)의 소정영역들을 노출시키는 스토리지 노드 콘택홀들을 형성한다. 상기 스토리지 노드 콘택홀들 내에 스토리지 노드 플러그들(55)을 형성한다.Referring to FIG. 1, an interlayer insulating film 53 is formed on a semiconductor substrate 51. The interlayer insulating film 53 is formed of an oxide film. The interlayer insulating layer 53 is patterned to form storage node contact holes exposing predetermined regions of the semiconductor substrate 51. Storage node plugs 55 are formed in the storage node contact holes.
도 2를 참조하면, 상기 스토리지 노드 플러그들(55)을 갖는 반도체기판의 전면 상에 몰딩막(57)을 형성한다. 상기 몰딩막(57)은 산화막으로 형성한다. 상기 몰딩막(57)을 패터닝하여 상기 스토리지 노드 플러그들(55)을 노출시키고 제1 폭(W1)을 갖는 스토리지 노드 홀들(59)을 형성한다. 상기 스토리지 노드 홀들(59)을 형성하는 동안 상기 스토리지 노드 플러그들(55)에 인접한 상기 층간절연막(53)이 과도식각된다. 이에 따라, 도 2에 도시된 바와 같이, 상기 스토리지 노드 플러그들(55)의 주변 영역에 리세스된 영역들이 형성된다.Referring to FIG. 2, a molding layer 57 is formed on the front surface of the semiconductor substrate having the storage node plugs 55. The molding film 57 is formed of an oxide film. The molding layer 57 is patterned to expose the storage node plugs 55 and form storage node holes 59 having a first width W1. The interlayer insulating layer 53 adjacent to the storage node plugs 55 is excessively etched while the storage node holes 59 are formed. Accordingly, as shown in FIG. 2, recessed regions are formed in the peripheral region of the storage node plugs 55.
도 3을 참조하면, 상기 스토리지 노드 플러그들(55)의 표면에 잔존하는 자연 산화막 및 오염물질을 제거하기 위하여 세정공정을 실시한다. 상기 세정공정은 산화막 식각용액을 함유하는 세정용액을 사용하는 세정 단계를 포함한다. 이에 따라, 상기 몰딩막(57) 및 상기 층간절연막(53)이 추가로 등방성 식각된다. 그 결과, 도 3에 도시된 바와 같이 상기 제1 폭(W1)보다 넓은 제2 폭(W2)을 갖는 확장된(enlarged) 스토리지 노드 홀들이 형성된다.Referring to FIG. 3, a cleaning process is performed to remove natural oxide film and contaminants remaining on the surfaces of the storage node plugs 55. The cleaning process includes a cleaning step using a cleaning solution containing an oxide film etching solution. Accordingly, the molding film 57 and the interlayer insulating film 53 are further isotropically etched. As a result, as illustrated in FIG. 3, enlarged storage node holes having a second width W2 larger than the first width W1 are formed.
상기 세정공정은 상기 반도체기판의 표면에 잔존하는 세정용액을 제거하기 위한 린스 단계 및 상기 린스 단계에 사용되는 탈 이온수를 제거하는 드라이 단계를 더 포함한다. 그러나, 상기 린스 단계를 실시할지라도, 상기 리세스된 영역들 내에 잔존하는 세정용액은 완전히 제거되지 않을 수도 있다. 이에 따라, 상기 세정공정이 완료된 후에도, 상기 리세스된 영역들 내에 잔존하는 세정용액에 기인하여 상기 층간절연막(53)은 지속적으로 등방성 식각될 수 있다. 그 결과, 도 3에 보여진 바와 같이 상기 확장된 스토리지 노드 홀들의 하부 영역들을 서로 연결시키는 브리지 영역(A)이 형성될 수 있다.The cleaning process further includes a rinsing step for removing the cleaning solution remaining on the surface of the semiconductor substrate and a dry step for removing the deionized water used in the rinsing step. However, even if the rinsing step is performed, the cleaning solution remaining in the recessed areas may not be completely removed. Accordingly, even after the cleaning process is completed, the interlayer insulating film 53 may be continuously isotropically etched due to the cleaning solution remaining in the recessed regions. As a result, as shown in FIG. 3, a bridge area A may be formed to connect lower areas of the extended storage node holes to each other.
이어서, 도시하지는 않았지만, 상기 브리지 영역(A)을 갖는 반도체기판의 전면 상에 콘포말한 스토리지 노드막을 형성한다. 상기 스토리지 노드막은 우수한 단차도포성을 갖는 폴리실리콘막으로 형성한다. 이에 따라, 상기 브리지 영역(A)은 상기 스토리지 노드막, 즉 상기 폴리실리콘막으로 채워진다. 상기 스토리지 노드막 상에 상기 확장된 스토리지 노드 홀들을 채우는 희생막을 형성한다. 상기 몰딩막(57)의 상부면이 노출될 때까지 상기 희생막 및 상기 스토리지 노드막을 연속적으로 평탄화시키어 상기 확장된 스토리지 노드 홀들 내에 스토리지 노드들을 형성한다. 이어서, 상기 스토리지 노드들 내에 잔존하는 희생막 패턴 및 상기 몰딩막을 제거하여 상기 스토리지 노드들의 내측벽 및 외측벽을 노출시킨다.Subsequently, although not shown, a conformable storage node film is formed on the entire surface of the semiconductor substrate having the bridge region A. FIG. The storage node layer is formed of a polysilicon layer having excellent step coverage. Accordingly, the bridge region A is filled with the storage node layer, that is, the polysilicon layer. A sacrificial layer may be formed on the storage node layer to fill the extended storage node holes. The sacrificial layer and the storage node layer are continuously planarized until the top surface of the molding layer 57 is exposed to form storage nodes in the extended storage node holes. Subsequently, the sacrificial layer pattern and the molding layer remaining in the storage nodes are removed to expose the inner and outer walls of the storage nodes.
상술한 바와 같이 종래의 기술에 따르면, 상기 이웃한 스토리지 노드들은 상기 브리지 영역(A)을 채우는 폴리실리콘 브리지에 의해 서로 전기적으로 연결된다. 상기 브리지 영역(A)이 형성되는 것을 방지하기 위하여 상기 세정공정 시간을 감소시킬 수도 있다. 이 경우에, 상기 스토리지 노드 플러그들(55)의 표면에 잔존하는 오염물질 및 자연산화막이 완전히 제거되지 않을 수 있다. 이에 따라, 상기 스토리지 노드의 콘택저항이 증가하여 상기 디램 셀들의 오동작을 유발시킨다. 이에 더하여, 상기 세정공정 시간의 감소는 상기 스토리지 노드들의 폭들의 상대적인 감소를 초래할 수 있다. 따라서, 상기 스토리지 노드들이 상기 세정 단계, 상기 린스 단계 및 상기 드라이 단계 동안 기울어지거나 들뜰 수 있다.As described above, according to the related art, the neighboring storage nodes are electrically connected to each other by a polysilicon bridge filling the bridge area A. In order to prevent the bridge region A from being formed, the cleaning process time may be reduced. In this case, contaminants and natural oxide layers remaining on the surfaces of the storage node plugs 55 may not be completely removed. Accordingly, the contact resistance of the storage node is increased to cause malfunction of the DRAM cells. In addition, the reduction in the cleaning process time can result in a relative reduction in the widths of the storage nodes. Thus, the storage nodes can be tilted or lifted during the cleaning step, the rinsing step and the drying step.
본 발명이 이루고자 하는 기술적 과제는 서로 이웃하는 스토리지 노드들 사이에 브리지의 형성 없이 스토리지 노드막 증착전에 실시되는 세정공정 여유도를 증가시킬 수 있는 디램 셀 형성방법을 제공하는 데 있다.An object of the present invention is to provide a DRAM cell forming method that can increase the margin of cleaning process performed before depositing a storage node layer without forming a bridge between neighboring storage nodes.
도 1 내지 도 3은 종래의 디램 셀 형성방법을 설명하기 위한 단면도들이다.1 to 3 are cross-sectional views illustrating a conventional DRAM cell forming method.
도 4는 일반적인 디램 셀 어레이 영역의 일 부분을 보여주는 평면도이다.4 is a plan view illustrating a portion of a general DRAM cell array region.
도 5 내지 도 8은 도 4의 Ⅰ-Ⅰ에 따라 본 발명의 실시예에 따른 디램 셀 형성방법을 설명하기 위한 단면도들이다.5 to 8 are cross-sectional views illustrating a DRAM cell forming method according to an embodiment of the present invention according to I-I of FIG.
상기 기술적 과제를 이루기 위하여 본 발명은 스토리지 노드를 디램 셀 형성방법을 제공하는 데 있다. 이 방법은 반도체기판 상에 층간절연막 및 보호막을 차례로 형성하고, 상기 보호막 및 상기 층간절연막을 관통하는 복수개의 스토리지 노드 플러그들을 형성하고, 상기 스토리지 노드 플러그들을 갖는 반도체기판 상에 상기 보호막에 대하여 식각 선택비를 갖는 몰딩막을 형성하고, 상기 몰딩막을 패터닝하여 상기 각 스토리지 노드 플러그들을 노출시키는 예비 스토리지 노드 홀들을 형성하고, 상기 노출된 스토리지 노드 플러그들의 표면들을 세정용액을 사용하여 세정하여 상기 예비 스토리지 노드홀들보다 넓은 폭을 갖는 확장된(enlarged) 스토리지 노드 홀들을 형성하고, 상기 각 확장된 스토리지 노드 홀들 내에 상기 세정된 스토리지 노드 플러그들과 접촉하는 스토리지 노드들을 형성하는 것을 포함한다.In order to achieve the above technical problem, the present invention provides a method for forming a DRAM cell in a storage node. The method sequentially forms an interlayer insulating film and a protective film on a semiconductor substrate, forms a plurality of storage node plugs penetrating the protective film and the interlayer insulating film, and selects an etching with respect to the protective film on a semiconductor substrate having the storage node plugs. Forming a molding film having a ratio, patterning the molding film to form preliminary storage node holes exposing the respective storage node plugs, and cleaning the surfaces of the exposed storage node plugs using a cleaning solution to clean the preliminary storage node hole. Forming enlarged storage node holes having a width wider than the above, and forming storage nodes in contact with the cleaned storage node plugs in the respective extended storage node holes.
상기 보호막 및 상기 몰딩막은 각각 실리콘 질화막 및 실리콘 산화막으로 형성하는 것이 바람직하다.The protective film and the molding film are preferably formed of a silicon nitride film and a silicon oxide film, respectively.
상기 예비 스토리지 노드 홀들은 상기 스토리지 노드 플러그들보다 넓은 폭들을 갖도록 형성되어 상기 스토리지 노드들과 아울러서 상기 보호막을 노출시키는 것이 바람직하다. 상기 노출된 보호막은 상기 몰딩막을 패터닝하기 위한 식각공정 동안 과식각될 수 있다. 이에 따라, 상기 스토리지 노드들이 상대적으로 돌출될 수 있다. 상기 보호막의 과식각된 두께(over-etched thickness)는 상기 보호막의 두께보다 작은 것이 바람직하다.The spare storage node holes may be formed to have wider widths than the storage node plugs to expose the passivation layer together with the storage nodes. The exposed protective layer may be over-etched during an etching process for patterning the molding layer. Accordingly, the storage nodes may protrude relatively. The over-etched thickness of the protective film is preferably smaller than the thickness of the protective film.
상기 보호막은 상기 세정용액에 대하여 식각 저항력(etch resistance)을 갖는 것이 바람직하다. 상기 세정용액은 불산을 함유하는 용액일 수 있다.The protective film preferably has etch resistance with respect to the cleaning solution. The cleaning solution may be a solution containing hydrofluoric acid.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 4는 일반적인 디램 셀 어레이 영역의 일 부분을 보여주는 평면도이다.4 is a plan view illustrating a portion of a general DRAM cell array region.
도 4를 참조하면, 반도체기판의 소정영역들에 복수개의 활성영역들(3a)이 2차원적으로 배열된다. 상기 활성영역들(3a)을 가로질러 복수개의 워드라인들(5)이서로 평행하게 배치된다. 여기서, 상기 각 활성영역들(3a)은 한 쌍의 워드라인들(5)과 교차한다. 따라서, 상기 활성영역들(3a)의 각각은 상기 한 쌍의 워드라인들(5)에 의해 3개의 영역들로 나뉘어진다. 상기 한 쌍의 워드라인들(5) 사이의 활성영역(3a)은 공통 드레인 영역에 해당하고, 상기 공통 드레인 영역의 양 옆에 위치한 활성영역들은 소오스 영역들에 해당한다.Referring to FIG. 4, a plurality of active regions 3a are two-dimensionally arranged in predetermined regions of a semiconductor substrate. A plurality of word lines 5 are arranged in parallel to each other across the active regions 3a. Here, each of the active regions 3a intersects a pair of word lines 5. Thus, each of the active regions 3a is divided into three regions by the pair of word lines 5. The active region 3a between the pair of word lines 5 corresponds to a common drain region, and active regions positioned at both sides of the common drain region correspond to source regions.
상기 각 공통 드레인 영역들 상에는 이들과 전기적으로 접속된 비트라인 패드(11b)가 위치한다. 상기 비트라인 패드(11b)는 상기 공통 드레인 영역와 인접한 소자분리막 상부까지 연장된다. 복수개의 평행한 비트라인들(15)이 상기 워드라인들(5)을 가로질러 배치된다. 상기 각 비트라인들(15)은 이와 교차하는 비트라인 패드들(11b)과 비트라인 콘택홀들(14)을 통하여 전기적으로 접속된다.Bit line pads 11b electrically connected to the common drain regions are disposed. The bit line pad 11b extends to an upper portion of the device isolation layer adjacent to the common drain region. A plurality of parallel bit lines 15 are arranged across the word lines 5. Each of the bit lines 15 is electrically connected to the bit line pads 11b and the bit line contact holes 14 that cross each other.
상기 각 소오스 영역들 상에는 스토리지 노드들(27)이 위치한다. 상기 스토리지 노드들(27)은 스토리지 노드 콘택홀들(19a)을 통하여 상기 소오스 영역들과 전기적으로 접속된다.Storage nodes 27 are located on each of the source regions. The storage nodes 27 are electrically connected to the source regions through storage node contact holes 19a.
도 5 내지 도 8은 도 4의 Ⅰ-Ⅰ에 따라 취해진, 본 발명의 실시예에 따른 디램 셀 형성방법을 설명하기 위한 단면도들이다.5 to 8 are cross-sectional views illustrating a method of forming a DRAM cell according to an embodiment of the present invention, which is taken according to II of FIG. 4.
도 5를 참조하면, 반도체기판(1)의 소정영역에 소자분리막(3)을 형성하여 2차원적으로 배열된 복수개의 활성영역들(3a)을 한정한다. 상기 활성영역들(3a)의 표면에 게이트 절연막(도시하지 않음)을 형성하고, 상기 게이트 절연막을 갖는 반도체기판의 전면 상에 게이트 도전막을 형성한다. 상기 게이트 도전막을 패터닝하여 상기 활성영역들(3a)을 가로지르는 복수개의 평행한 워드라인들(도 4의 5)을 형성한다. 상기 워드라인들 및 상기 소자분리막(3)을 이온주입 마스크들로 사용하여 상기 활성영역들(3a) 내로 불순물 이온들을 주입하여 공통 드레인 영역들 및 소오스 영역들(7s)을 형성한다. 결과적으로, 도 4에서 설명된 바와 같이 상기 활성영역들(3a)의 각각에 상기 하나의 공통 드레인 영역을 공유하는 한 쌍의 억세스 트랜지스터들이 형성된다.Referring to FIG. 5, an isolation layer 3 is formed in a predetermined region of the semiconductor substrate 1 to define a plurality of active regions 3a arranged in two dimensions. A gate insulating film (not shown) is formed on the surfaces of the active regions 3a, and a gate conductive film is formed on the entire surface of the semiconductor substrate having the gate insulating film. The gate conductive layer is patterned to form a plurality of parallel word lines 5 in FIG. 4 that cross the active regions 3a. The word lines and the device isolation layer 3 are used as ion implantation masks to implant impurity ions into the active regions 3a to form common drain regions and source regions 7s. As a result, as illustrated in FIG. 4, a pair of access transistors sharing the one common drain region are formed in each of the active regions 3a.
상기 억세스 트랜지스터들을 갖는 반도체기판의 전면 상에 제1 층간절연막(9)을 형성한다. 상기 제1 층간절연막(9)을 패터닝하여 상기 공통 드레인 영역들 및 상기 소오스 영역들(7s)을 각각 노출시키는 비트라인 패드 콘택홀들 및 스토리지 노드 패드 콘택홀들(9a)을 형성한다. 상기 비트라인 패드 콘택홀들 및 상기 스토리지 노드 패드 콘택홀들(9a)내에 각각 비트라인 패드들(도 4의 11b) 및 스토리지 노드 패드들(11s)을 형성한다. 상기 비트라인 패드들은 상기 공통 드레인 영역들에 전기적으로 접속되고, 상기 스토리지 노드 패드들(11s)은 상기 소오스 영역들(7s)에 전기적으로 접속된다. 상기 비트라인 패드들 및 상기 스토리지 노드 패드들(11s)을 갖는 반도체기판의 전면 상에 제2 층간절연막(13)을 형성한다. 상기 제2 층간절연막(13)을 패터닝하여 상기 비트라인 패드들을 노출시키는 비트라인 콘택홀들(도 4의 14)을 형성한다. 상기 비트라인 콘택홀들을 갖는 반도체기판의 전면 상에 도전막을 형성하고, 상기 도전막을 패터닝하여 상기 워드라인들의 상부를 가로지르면서 상기 비트라인 콘택홀들을 덮는 복수개의 평행한 비트라인들(15)을 형성한다. 따라서, 상기 비트라인들은 상기 비트라인 콘택홀들을 통하여 그들과 교차하는 상기 비트라인 패드들과 전기적으로 접속된다.A first interlayer insulating film 9 is formed on the entire surface of the semiconductor substrate having the access transistors. The first interlayer insulating layer 9 is patterned to form bit line pad contact holes and storage node pad contact holes 9a exposing the common drain regions and the source regions 7s, respectively. Bit line pads 11b of FIG. 4 and storage node pads 11s are formed in the bit line pad contact holes and the storage node pad contact holes 9a, respectively. The bit line pads are electrically connected to the common drain regions, and the storage node pads 11s are electrically connected to the source regions 7s. A second interlayer insulating layer 13 is formed on the entire surface of the semiconductor substrate having the bit line pads and the storage node pads 11s. The second interlayer insulating layer 13 is patterned to form bit line contact holes 14 of FIG. 4 that expose the bit line pads. A plurality of parallel bit lines 15 are formed on the front surface of the semiconductor substrate having the bit line contact holes, and the patterned conductive film covers the bit line contact holes while crossing the upper portions of the word lines. Form. Thus, the bit lines are electrically connected to the bit line pads crossing them through the bit line contact holes.
도 6을 참조하면, 상기 비트라인들(15)을 갖는 반도체기판의 전면 상에 제3 층간절연막(17) 및 보호막(19)을 차례로 형성한다. 상기 보호막(19)은 상기 제3 층간절연막(17)에 대하여 식각 선택비를 갖는 절연막으로 형성하는 것이 바람직하다. 예를 들면, 상기 제3 층간절연막(17) 및 상기 보호막(19)은 각각 실리콘 산화막 및 실리콘 질화막으로 형성할 수 있다. 상기 보호막(19), 상기 제3 층간절연막(17), 및 상기 제2 층간절연막(13)을 연속적으로 패터닝하여 상기 스토리지 노드 패드들(11s)을 노출시키는 스토리지 노드 콘택홀들(19a)을 형성한다. 이어서, 상기 스토리지 노드 콘택홀들(19a) 내에 통상의 방법을 사용하여 스토리지 노드 플러그들(21)을 형성한다. 상기 스토리지 노드 플러그들(21)은 도우핑된 폴리실리콘막으로 형성할 수 있다.Referring to FIG. 6, a third interlayer insulating layer 17 and a passivation layer 19 are sequentially formed on the entire surface of the semiconductor substrate having the bit lines 15. The protective layer 19 may be formed of an insulating layer having an etch selectivity with respect to the third interlayer insulating layer 17. For example, the third interlayer insulating layer 17 and the passivation layer 19 may be formed of a silicon oxide layer and a silicon nitride layer, respectively. The passivation layer 19, the third interlayer insulating layer 17, and the second interlayer insulating layer 13 are successively patterned to form storage node contact holes 19a exposing the storage node pads 11s. do. The storage node plugs 21 are then formed in the storage node contact holes 19a using conventional methods. The storage node plugs 21 may be formed of a doped polysilicon layer.
도 7을 참조하면, 상기 스토리지 노드 플러그들(21)을 포함하는 반도체기판의 전면 상에 몰딩막(23)을 형성한다. 상기 몰딩막(23)은 상기 보호막(19)에 대하여 식각 선택비를 갖는 절연막으로 형성하는 것이 바람직하다. 예를 들면, 상기 보호막(19)을 실리콘 질화막으로 형성하는 경우에, 상기 몰딩막(23)은 실리콘 산화막으로 형성할 수 있다. 상기 몰딩막(23)을 패터닝하여 상기 스토리지 노드 플러그들(21)을 노출시키면서 제1 폭(W1)을 갖는 예비 스토리지 노드 홀들(25)을 형성한다. 상기 예비 스토리지 노드 홀들(25)은 상기 스토리지 노드 플러그들(21)보다 넓은 폭을 갖도록 형성되는 것이 바람직하다. 이에 따라, 상기 예비 스토리지 노드 홀들(25)은 상기 스토리지 노드 플러그들(21) 뿐만 아니라 상기 보호막(19)을 노출시킬 수 있다. 이에 더하여, 도 7에 도시된 바와 같이 상기 몰딩막(23)을 패터닝하기 위한 식각공정 동안 상기 노출된 보호막(19)은 과식각되어 상기 스토리지 노드 플러그들(21)을 상대적으로 돌출시키는 것이 바람직하다. 이 경우에, 상기 보호막(19)의 과식각된 두께(over-etched thickness)는 상기 보호막(19)의 초기두께보다 작은 것이 바람직하다.Referring to FIG. 7, the molding layer 23 is formed on the front surface of the semiconductor substrate including the storage node plugs 21. The molding layer 23 may be formed of an insulating layer having an etching selectivity with respect to the passivation layer 19. For example, when the protective film 19 is formed of a silicon nitride film, the molding film 23 may be formed of a silicon oxide film. The molding layer 23 is patterned to form the preliminary storage node holes 25 having the first width W1 while exposing the storage node plugs 21. The preliminary storage node holes 25 may be formed to have a wider width than the storage node plugs 21. Accordingly, the preliminary storage node holes 25 may expose the protective layer 19 as well as the storage node plugs 21. In addition, as shown in FIG. 7, during the etching process for patterning the molding layer 23, the exposed protective layer 19 may be over-etched to relatively protrude the storage node plugs 21. . In this case, the over-etched thickness of the protective film 19 is preferably smaller than the initial thickness of the protective film 19.
도 8을 참조하면, 상기 예비 스토리지 노드 홀들(25)을 갖는 반도체기판은 세정용액을 사용하여 세정된다. 일반적으로, 상기 세정용액으로 불산을 함유하는 화학용액이 널리 사용된다. 이에 따라, 상기 스토리지 노드 플러그들(21)의 표면에 형성된 자연산화막 및 오염물질이 제거된다. 이에 더하여, 상기 몰딩막(23) 또한 상기 세정용액에 의해 등방성 식각될 수 있다. 따라서, 상기 제1 폭(W1)보다 넓은 제2 폭(W2)을 갖는 확장된(enlarged) 스토리지 노드 홀들이 형성된다. 이 경우에, 상기 보호막(19)은 상기 세정용액에 대하여 식각 저항성(etch resistance)을 가지므로, 상기 보호막(19)은 더 이상 식각되지 않는다. 따라서, 상기 세정공정을 완료한 후에 상기 과식각된 영역에 세정용액이 잔존할지라도, 서로 이웃하는 상기 확장된 스토리지 노드 홀들 사이에 종래기술에서 보여진 브리지 영역(도 3의 A)이 형성되는 것을 방지할 수 있다. 다시 말해서, 상기 세정공정에 여유도를 증가시킬 수 있다. 상기 확장된 스토리지 노드 홀들 내에 통상의 방법을 사용하여 스토리지 노드들(27)을 형성한다.Referring to FIG. 8, the semiconductor substrate having the spare storage node holes 25 is cleaned using a cleaning solution. Generally, a chemical solution containing hydrofluoric acid is widely used as the cleaning solution. Accordingly, the natural oxide film and the contaminants formed on the surfaces of the storage node plugs 21 are removed. In addition, the molding layer 23 may also be isotropically etched by the cleaning solution. Thus, enlarged storage node holes having a second width W2 wider than the first width W1 are formed. In this case, since the protective film 19 has etch resistance with respect to the cleaning solution, the protective film 19 is no longer etched. Thus, even if the cleaning solution remains in the overetched region after completing the cleaning process, the bridge region (A of FIG. 3) shown in the prior art is prevented from being formed between the extended storage node holes adjacent to each other. can do. In other words, it is possible to increase the margin in the cleaning process. Storage nodes 27 are formed in the extended storage node holes using conventional methods.
상술한 바와 같이 본 발명에 따르면, 몰딩막에 대하여 식각 선택비를 갖는 보호막 내에 스토리지 노드 플러그들이 형성된다. 따라서, 상기 몰딩막을 패터닝하여 상기 스토리지 노드 플러그들을 노출시키는 예비 스토리지 노드 홀들을 형성하고 상기 예비 스토리지 노드 홀들을 세정하는 동안 상기 보호막의 존재에 기인하여 상기 스토리지 노드 홀들의 하부에 과도하게 리세스된 영역들이 형성되는 것을 방지할 수 있다. 결과적으로, 상기 세정공정 동안 상기 스토리지 노드 홀들 사이에 브리지 영역이 형성되는 것을 방지할 수 있다.As described above, according to the present invention, the storage node plugs are formed in the passivation layer having an etching selectivity with respect to the molding layer. Accordingly, an area excessively recessed under the storage node holes due to the presence of the protective film during patterning the molding layer to form preliminary storage node holes exposing the storage node plugs and cleaning the preliminary storage node holes. Can be prevented from being formed. As a result, it is possible to prevent a bridge region from being formed between the storage node holes during the cleaning process.
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| KR1020020073619A KR20040045765A (en) | 2002-11-25 | 2002-11-25 | Method of forming DRAM cells having storage nodes |
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2002
- 2002-11-25 KR KR1020020073619A patent/KR20040045765A/en not_active IP Right Cessation
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