KR100549000B1 - semiconductor device having storage nodes and fabrication method thereof - Google Patents

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KR100549000B1 KR1020030085849A KR20030085849A KR100549000B1 KR 100549000 B1 KR100549000 B1 KR 100549000B1 KR 1020030085849 A KR1020030085849 A KR 1020030085849A KR 20030085849 A KR20030085849 A KR 20030085849A KR 100549000 B1 KR100549000 B1 KR 100549000B1
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Abstract

스토리지 노드들을 갖는 반도체소자 및 그 제조방법을 제공한다. 상기 반도체소자는 반도체기판 상에 형성되고 그것의 소정영역들에 리세스된 트렌치들을 갖는 층간절연막을 구비한다. 상기 층간절연막 내에 상기 트렌치들 사이의 상기 층간절연막을 관통하는 제 1 그룹의 매립 콘택 플러그들이 배치된다. 상기 트렌치들 하부에 상기 층간절연막을 관통하고 상기 제 1 그룹의 매립 콘택 플러그들 보다 낮은 제 2 그룹의 매립 콘택 플러그들이 배치된다. 상기 제 1 및 제 2 그룹의 매립 콘택 플러그들 상에 스토리지 노드들이 구비된다. A semiconductor device having storage nodes and a method of manufacturing the same are provided. The semiconductor device has an interlayer insulating film formed on a semiconductor substrate and having trenches recessed in predetermined regions thereof. A first group of buried contact plugs penetrating the interlayer insulating layer between the trenches are disposed in the interlayer insulating layer. A second group of buried contact plugs penetrating the interlayer insulating layer and lower than the buried contact plugs of the first group are disposed under the trenches. Storage nodes are provided on the first and second group of buried contact plugs.

캐패시터, 스토리지 노드, 브리지Capacitors, Storage Nodes, Bridges

Description

스토리지 노드들을 갖는 반도체소자 및 그 제조방법{semiconductor device having storage nodes and fabrication method thereof}Semiconductor device having storage nodes and a method of manufacturing the same

도 1a 내지 도 1c는 종래 기술에 따른 반도체소자 제조공정 단면도들이다.1A to 1C are cross-sectional views of a semiconductor device manufacturing process according to the prior art.

도 2a 내지 도 2e는 본 발명의 제 1 실시예에 따른 반도체소자 제조공정 단면도들이다.2A through 2E are cross-sectional views illustrating a semiconductor device manufacturing process according to the first embodiment of the present invention.

도 3a 내지 도 3c는 본 발명의 제 2 실시예에 따른 반도체소자 제조공정 단면도들이다.3A to 3C are cross-sectional views illustrating a process of fabricating a semiconductor device in accordance with a second embodiment of the present invention.

* 도면의 주요 부분에 대한 도면 부호의 설명 *Explanation of reference numerals for the main parts of the drawing

10: 반도체기판 15: 층간절연막10: semiconductor substrate 15: interlayer insulating film

20,23: 매립 콘택 플러그 30: 트렌치 구조20,23: buried contact plug 30: trench structure

35: 식각정지막 55a,75: 스토리지 노드 35: etch stop 55a, 75: storage node

본 발명은 반도체소자 제조 분야에 관한 것으로, 특히 스토리지 노드들을 갖는 반도체소자 및 그 제조방법에 관한 것이다.TECHNICAL FIELD The present invention relates to the field of semiconductor device manufacturing, and more particularly, to a semiconductor device having storage nodes and a method of manufacturing the same.

일반적으로 반도체 메모리 소자, 특히 디램(DRAM;Dynamic Random Access Memory)은 단위 셀의 캐패시터에 데이터를 저장하는 메모리 장치이다. 즉, 상기 디램의 단위 셀은 직렬연결된 하나의 억세스 트랜지스터 및 하나의 셀 캐패시터로 구성된다. 그러나, 디램의 집적도가 증가함에 따라 단위 셀의 면적도 급격하게 줄어들어 캐패시터의 정전 용량이 감소하게 된다. 이러한 캐패시터의 정전 용량은 데이터의 저장 능력을 의미하며 정전용량이 작은 경우에는 데이터를 저장한 후 다시 읽고자 할 때 잘못 읽어내는 오류가 발생하기도 한다. 따라서, 고성능 디램을 구현하기 위해서는 상기 커패시터의 용량을 증가시켜야 한다.In general, a semiconductor memory device, particularly a dynamic random access memory (DRAM), is a memory device that stores data in a capacitor of a unit cell. That is, the unit cell of the DRAM is composed of one access transistor and one cell capacitor connected in series. However, as the integration density of the DRAM increases, the area of the unit cell is also drastically reduced, thereby reducing the capacitance of the capacitor. The capacitance of the capacitor refers to the storage capacity of the data. When the capacitance is small, an error of incorrect reading occurs when the data is stored and then read again. Therefore, in order to implement a high performance DRAM, the capacity of the capacitor must be increased.

상기 셀 캐패시터의 용량을 증가시키기 위하여 상기 셀 캐패시터의 하부전극으로 사용되는 스토리지 노드의 표면적을 증가시키는 기술들이 널리 사용되고 있다. 예를 들면, 실린더 형태의 스토리지 노드가 고집적 디램에 널리 채택되고 있다. In order to increase the capacity of the cell capacitor, techniques for increasing the surface area of the storage node used as the lower electrode of the cell capacitor are widely used. For example, cylindrical storage nodes are widely adopted for high density DRAM.

도 1a 내지 도 1c는 실린더 형의 스토리지 전극을 채택하는 종래의 캐패시터 제조방법을 설명하기 위한 단면도들이다.1A to 1C are cross-sectional views illustrating a conventional capacitor manufacturing method employing a cylindrical storage electrode.

도 1a를 참조하면, 반도체기판(100) 상에 층간절연막(110)을 형성한다. 상기 층간절연막(110)은 산화막으로 형성한다. 상기 층간절연막(110)을 패터닝하여 상기 반도체기판(100)의 소정영역들을 노출시키는 매립 콘택 홀들(120)을 형성한다. 상기 매립 콘택 홀들(120) 내에 매립 콘택 플러그들(130)을 형성한다. 상기 매립 콘택 플러그들(130)을 갖는 반도체기판(100)의 전면 상에 식각정지막(140)을 형성한다. 상기 식각정지막(140)은 질화막으로 형성한다. 상기 식각정지막(140) 상에 희생막(150)을 형성한다. 상기 희생막(150)은 산화막으로 형성한다. 상기 희생막(150) 및 상기 식각정지막(140)을 차례로 패터닝하여 상기 매립 콘택 플러그들(130)을 노출시키고 제 1 폭(W1)을 갖는 예비 스토리지 노드 홀들(160)을 형성한다. 상기 예비 스토리지 노드 홀들(160)을 형성하는 동안 상기 매립 콘택 플러그들(130)에 인접한 상기 층간절연막(110)이 과도하게 식각된다. 이에 따라, 상기 매립 콘택 플러그들(130)의 주변 영역에 리세스된 영역들(R1)이 형성된다.Referring to FIG. 1A, an interlayer insulating film 110 is formed on a semiconductor substrate 100. The interlayer insulating film 110 is formed of an oxide film. The interlayer insulating layer 110 is patterned to form buried contact holes 120 exposing predetermined regions of the semiconductor substrate 100. Buried contact plugs 130 are formed in the buried contact holes 120. An etch stop layer 140 is formed on the entire surface of the semiconductor substrate 100 having the buried contact plugs 130. The etch stop layer 140 is formed of a nitride layer. A sacrificial layer 150 is formed on the etch stop layer 140. The sacrificial film 150 is formed of an oxide film. The sacrificial layer 150 and the etch stop layer 140 are sequentially patterned to expose the buried contact plugs 130 and form preliminary storage node holes 160 having a first width W1. The interlayer insulating layer 110 adjacent to the buried contact plugs 130 is excessively etched while the preliminary storage node holes 160 are formed. Accordingly, recessed regions R1 are formed in the peripheral regions of the buried contact plugs 130.

도 1b을 참조하면, 상기 매립 콘택 플러그들(130)의 표면에 잔존하는 자연 산화막 및 오염물질을 제거하기 위하여 세정공정을 실시한다. 상기 세정공정은 산화막 식각용액을 함유하는 세정용액을 사용하는 세정 단계를 포함한다. 이에 따라, 상기 예비 스토리지 노드 홀들(160) 내의 상기 희생막(150) 및 상기 층간절연막(110)이 추가로 등방성 식각된다. 그 결과, 상기 제 1 폭(W1)보다 넓은 제 2 폭(W2)을 갖는 확장된(enlarged) 스토리지 노드 홀들(170)이 형성된다.Referring to FIG. 1B, a cleaning process is performed to remove natural oxide film and contaminants remaining on the surfaces of the buried contact plugs 130. The cleaning process includes a cleaning step using a cleaning solution containing an oxide film etching solution. Accordingly, the sacrificial layer 150 and the interlayer insulating layer 110 in the preliminary storage node holes 160 are further isotropically etched. As a result, enlarged storage node holes 170 having a second width W2 wider than the first width W1 are formed.

상기 세정공정은 상기 반도체기판의 표면에 잔존하는 세정용액을 제거하기 위한 린스 단계 및 상기 린스 단계에 사용되는 탈 이온수를 제거하는 드라이 단계를 더 포함한다. 그러나 상기 린스 단계를 실시할지라도, 상기 리세스된 영역(R2)들 내에 잔존하는 세정용액은 완전히 제거되지 않을 수도 있다. 이에 따라, 상기 세정공정이 완료된 후에도, 상기 리세스된 영역(R2)들 내에 잔존하는 세정용액에 기인하여 상기 층간절연막(110)은 지속적으로 등방성 식각될 수 있다. 그 결과, 상기 식각정지막(140) 아래에서 상기 확장된 스토리지 노드 홀들(170)의 하부영역이 서로 연결되는 브리지 영역(A)이 형성될 수 있다. 상기 브리지 영역(A)을 갖는 반도체기판의 전면 상에 콘포말한 스토리지 노드막(180)을 형성한다. 상기 스토리지 노드막(180)은 우수한 단차도포성을 갖는 폴리실리콘막으로 형성한다. 이에 따라, 상기 브리지 영역(A)은 상기 스토리지 노드막(180)으로 채워진다. 상기 스토리지 노드막(180) 상에 상기 확장된 스토리지 노드 홀들(170)을 채우는 보호막(190)을 형성한다. The cleaning process further includes a rinsing step for removing the cleaning solution remaining on the surface of the semiconductor substrate and a dry step for removing the deionized water used in the rinsing step. However, even when the rinsing step is performed, the cleaning solution remaining in the recessed regions R2 may not be completely removed. Accordingly, even after the cleaning process is completed, the interlayer insulating film 110 may be continuously isotropically etched due to the cleaning solution remaining in the recessed regions R2. As a result, a bridge region A may be formed under the etch stop layer 140 to connect lower regions of the extended storage node holes 170 to each other. A conformal storage node layer 180 is formed on the entire surface of the semiconductor substrate having the bridge region A. FIG. The storage node layer 180 is formed of a polysilicon layer having excellent step coverage. Accordingly, the bridge region A is filled with the storage node layer 180. A passivation layer 190 is formed on the storage node layer 180 to fill the extended storage node holes 170.

도 1c를 참조하면, 상기 희생막(150)의 상부 면이 노출될 때까지 상기 보호막(190) 및 상기 스토리지 노드막(180)을 연속적으로 평탄화시키어 상기 확장된 스토리지 노드 홀들(170) 내에 스토리지 노드들(200)을 형성한다. 이어서, 상기 스토리지 노드들(200) 내에 잔존하는 상기 보호막(190) 및 상기 스토리지 노드들(200) 사이에 잔존하는 상기 희생막(150)을 제거하여 상기 스토리지 노드들(200)의 내측벽 및 외측벽을 노출시킨다. 이때 상기 스토리지 노드들(200)을 형성하는 공정에서 불안정한 스토리지 노드들(N1)이 발생할 수 있으며, 상기 스토리지 노드들(200)의 상부 팁들은 동일한 레벨에 위치하기 때문에 도 1c에 도시한 바와 같이, 상기 불안정한 스토리지 노드들(N1)이 조금만 기울어져도 이웃하는 스토리지 노드들(200)의 상부 팁들과 서로 접촉하게 되어 탑 브리지(Top-bridge)불량(T)을 발생 시킬 수 있다. Referring to FIG. 1C, the passivation layer 190 and the storage node layer 180 are continuously planarized until the upper surface of the sacrificial layer 150 is exposed, and thus the storage node in the extended storage node holes 170. Form the field 200. Subsequently, inner and outer walls of the storage nodes 200 are removed by removing the passivation layer 150 remaining between the passivation layer 190 and the storage nodes 200 remaining in the storage nodes 200. Expose In this case, unstable storage nodes N1 may occur in the process of forming the storage nodes 200, and the upper tips of the storage nodes 200 are located at the same level, as shown in FIG. 1C. Even if the unstable storage nodes N1 are slightly inclined, the unstable storage nodes N1 may come into contact with the upper tips of neighboring storage nodes 200 to generate a top-bridge failure T.

상술한 바와 같이 종래의 기술에 따르면, 상기 이웃한 스토리지 노드들(200)은 상기 브리지 영역(A)을 채우는 폴리실리콘 브리지에 의해 서로 전기적으로 연결되어 두 개의 인접한 셀들이 오동작하는 불량을 유발시킨다. 또한 상기 이웃한 스토리지 노드들(200)은 상기 불안정한 노드(N1)들에 의해 상기 스토리지 노드들(200)의 상부 팁들이 접촉하는 탑 브리지 불량이 발생할 수 있다. 상기 브리 지 영역(A)이 형성되는 것을 방지하기 위하여 상기 세정공정 시간을 감소시킬 수도 있다. 그러나 이 경우에, 상기 매립 콘택 플러그(130)의 표면에 잔존하는 오염물질 및 자연산화막이 완전히 제거되지 않을 수 있다. 이에 따라, 상기 스토리지 노드들(200)의 콘택 저항이 증가하여 상기 디램 셀들의 오동작을 유발시킨다. As described above, according to the related art, the neighboring storage nodes 200 are electrically connected to each other by a polysilicon bridge filling the bridge area A, causing a failure of two adjacent cells to malfunction. In addition, the neighboring storage nodes 200 may have a top bridge failure in which the upper tips of the storage nodes 200 are contacted by the unstable nodes N1. In order to prevent the bridge region A from being formed, the cleaning process time may be reduced. However, in this case, contaminants remaining on the surface of the buried contact plug 130 and the natural oxide layer may not be completely removed. Accordingly, the contact resistance of the storage nodes 200 increases, causing malfunction of the DRAM cells.

본 발명이 이루고자 하는 기술적 과제는, 서로 이웃하는 스토리지 노드들 사이에 브리지 불량을 방지하기에 적합한 반도체소자 및 그 제조방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a semiconductor device suitable for preventing bridge failure between neighboring storage nodes and a method of manufacturing the same.

본 발명의 실시예들은 스토리지 노드들을 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판 상에 층간절연막을 형성하고, 상기 층간절연막을 관통하는 적어도 두개의 매립 콘택 플러그를 형성하는 것을 포함한다. 상기 적어도 두개의 매립 콘택 플러그를 포함한 층간절연막을 패터닝하여, 이웃하는 매립 콘택 플러그들간에 단차가 발생하도록 식각한다. 이어, 상기 매립 콘택 플러그들 상부에 상기 매립 콘택 플러그들과 접촉하는 스토리지 노드들을 형성한다. Embodiments of the present invention provide a method of manufacturing a semiconductor device having storage nodes. The method includes forming an interlayer insulating film on a semiconductor substrate and forming at least two buried contact plugs penetrating the interlayer insulating film. The interlayer insulating film including the at least two buried contact plugs is patterned and etched to generate a step between neighboring buried contact plugs. Subsequently, storage nodes in contact with the buried contact plugs are formed on the buried contact plugs.

또한, 이 방법은 상기 스토리지 노드들을 갖는 반도체기판을 패터닝하여 상기 높이가 낮은 매립 콘택 플러그 상에 형성된 스토리지 노드들을 식각하는 것을 더 포함할 수 있다.The method may further include patterning the semiconductor substrate having the storage nodes to etch the storage nodes formed on the low buried contact plugs.

상기 스토리지 노드들이 식각되는 깊이는 상기 이웃하는 매립 콘택 플러그들의 단차 높이와 같거나 또는 작은 것이 바람직하다.The depth at which the storage nodes are etched is preferably equal to or less than the step height of the neighboring buried contact plugs.

본 발명의 다른 실시예들은 스토리지 노드들을 갖는 반도체소자를 제공한다. 상기 반도체소자는 상기 반도체기판 상에 형성되고 그것의 소정영역들에 리세스된 트렌치들을 갖는 층간절연막을 포함한다. 상기 층간절연막 내에 상기 트렌치들 사이의 상기 층간절연막을 관통하는 제 1 그룹의 매립 콘택 플러그들이 배치된다. 상기 트렌치들 하부에 상기 층간절연막을 관통하고 상기 제 1 그룹의 매립 콘택 플러그들 보다 낮은 제 2 그룹의 매립 콘택 플러그들이 배치된다. 상기 제 1 및 제 2 그룹의 매립 콘택 플러그들 상에 스토리지 노드들이 배치된다. Other embodiments of the present invention provide a semiconductor device having storage nodes. The semiconductor device includes an interlayer insulating film formed on the semiconductor substrate and having trenches recessed in predetermined regions thereof. A first group of buried contact plugs penetrating the interlayer insulating layer between the trenches are disposed in the interlayer insulating layer. A second group of buried contact plugs penetrating the interlayer insulating layer and lower than the buried contact plugs of the first group are disposed under the trenches. Storage nodes are disposed on the first and second group of buried contact plugs.

바람직하게는, 상기 스토리지 노드들의 길이가 각각의 매립 콘택 플러그들로부터 동일한 길이를 갖는다.Preferably, the length of the storage nodes has the same length from the respective buried contact plugs.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 설명의 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. The following embodiments are provided as examples to sufficiently convey the spirit of the present invention to those skilled in the art. Accordingly, the invention is not limited to the embodiments described below and may be embodied in other forms. In the drawings, lengths, thicknesses, and the like of layers and regions may be exaggerated for convenience of description. Like numbers refer to like elements throughout.

도 2a 내지 도 2e는 본 발명의 제 1 실시예에 따른 스토리지 노드들을 갖는 반도체소자 제조공정 단면도들이다.2A through 2E are cross-sectional views illustrating a manufacturing process of a semiconductor device having storage nodes according to a first embodiment of the present invention.

도 2a를 참조하면, 반도체기판(10) 상에 층간절연막(15)을 형성한다. 상기 층간 절연막(15)은 산화막, BPSG(Borophosphosilicate glass) 또는 PSG (Phosphosilicate glass)로 형성할 수 있다. 상기 층간절연막(15)을 관통하는 매립 콘택 플러그들(20)을 형성한다. 상기 매립 콘택 플러그들(20)은 트랜지스터 등의 하부 구조와 후속 스토리지 노드를 연결하기 위한 것이다. 본 실시예에서 상기 매립 콘택 플러그들(20)은 폴리실리콘으로 형성할 수 있다. 상기 매립 콘택 플러그들(20)은 상기 층간절연막(15)의 두께와 동일한 제 1 높이(h1)를 갖는다. 상기 매립 콘택 플러그들(20)을 갖는 반도체기판(10) 전면 상에 마스크막(25)을 형성한다.Referring to FIG. 2A, an interlayer insulating film 15 is formed on the semiconductor substrate 10. The interlayer insulating layer 15 may be formed of an oxide film, borophosphosilicate glass (BPSG), or phosphosilicate glass (PSG). Buried contact plugs 20 penetrating the interlayer insulating layer 15 are formed. The buried contact plugs 20 are for connecting a substructure such as a transistor and a subsequent storage node. In the present embodiment, the buried contact plugs 20 may be formed of polysilicon. The buried contact plugs 20 have a first height h1 equal to the thickness of the interlayer insulating layer 15. The mask layer 25 is formed on the entire surface of the semiconductor substrate 10 having the buried contact plugs 20.

도 2b를 참조하면, 상기 마스크막(25)을 패터닝하여 서로 이웃하는 한 쌍의 매립 콘택 플러그들(20) 중 선택된 어느 하나 및 상기 선택된 매립 콘택 플러그들(20) 주변의 상기 층간절연막(15)을 노출시키는 마스크 패턴을 형성한다. 계속해서, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 노출된 매립 콘택 플러그들(20) 및 상기 층간절연막(15)을 부분식각하여 트렌치들(30)을 형성한다. 그 결과, 상기 트렌치들(30) 하부에 상기 제 1 높이(h1)보다 작은 제 2 높이(h2)를 갖는 매립 콘택 플러그들(23)이 형성되고, 서로 이웃하는 매립 콘택 플러그들 사이에 단차가 형성된다. 결과적으로, 평면상에서 보여 질 때, 상기 제 1 높이(h1)를 갖는 매립 콘택 플러그들(20)은 짝수 행들 및 짝수 열들이 교차하는 지점들과 아울러서 홀수 행들 및 홀수 열들이 교차하는 지점들에 위치할 수 있고, 상기 제 2 높이(h2)를 갖는 매립 콘택 플러그들(23)은 짝수 행들 및 홀수 열들이 교차하는 지점들과 아울러서 홀수 행들 및 짝수 열들이 교차하는 지점들에 위치할 수 있다.Referring to FIG. 2B, one of a pair of buried contact plugs 20 adjacent to each other by patterning the mask layer 25 and the interlayer insulating layer 15 around the selected buried contact plugs 20 is formed. To form a mask pattern to expose the. Subsequently, the exposed buried contact plugs 20 and the interlayer insulating layer 15 are partially etched using the mask pattern as an etch mask to form trenches 30. As a result, buried contact plugs 23 having a second height h2 smaller than the first height h1 are formed below the trenches 30, and a step is formed between adjacent buried contact plugs. Is formed. As a result, when viewed in plan, the buried contact plugs 20 having the first height h1 are located at points where even rows and odd columns intersect, as well as points where even rows and even columns intersect. The buried contact plugs 23 having the second height h2 may be located at points where odd rows and even columns intersect, as well as points where even rows and odd columns intersect.

상기 마스크 패턴을 제거하고, 상기 마스크 패턴이 제거된 반도체기판(10)의 전면 상에 콘포말한 식각정지막(35)을 형성한다. 본 실시예에서, 상기 식각정지막(35)은 실리콘 질화막으로 형성할 수 있다. The mask pattern is removed, and a conformal etching stop layer 35 is formed on the entire surface of the semiconductor substrate 10 from which the mask pattern is removed. In the present embodiment, the etch stop layer 35 may be formed of a silicon nitride layer.

도 2c를 참조하면, 상기 식각정지막(35) 상에 희생막(40)을 형성한다. 상기 희생막(40)은 산화막, BPSG 또는 PSG로 형성할 수 있다. 상기 희생막(40) 및 상기 식각정지막(35)을 패터닝하여, 상기 매립 콘택 플러그들(20,23)을 노출시키는 예비 스토리지 노드 홀들(45)을 형성한다. 이때, 상기 예비 스토리지 노드 홀들(45)은 상기 매립 콘택 플러그들(23) 폭 보다 넓고 상기 트렌치(30) 폭 보다 좁은 폭을 갖도록 형성한다.Referring to FIG. 2C, a sacrificial layer 40 is formed on the etch stop layer 35. The sacrificial layer 40 may be formed of an oxide layer, BPSG, or PSG. The sacrificial layer 40 and the etch stop layer 35 are patterned to form preliminary storage node holes 45 exposing the buried contact plugs 20 and 23. In this case, the preliminary storage node holes 45 are formed to have a width wider than the width of the buried contact plugs 23 and narrower than the width of the trench 30.

도 2d를 참조하면, 상기 예비 스토리지 노드 홀들(45)을 갖는 반도체기판은 세정용액에 의해 세정된다. 상기 세정에 의하여 상기 노출된 매립 콘택 플러그들(20,23)의 표면에 형성된 자연산화막 및 오염물질이 제거된다. 일반적으로, 상기 세정용액으로 불산을 함유하는 화학용액이 널리 사용된다. 이에 따라, 상기 예비 스토리지 노드 홀들(45)에 노출된 상기 희생막(40) 및 층간절연막(15) 또한 상기 세정용액에 의해 등방성 식각될 수 있다. 따라서 상기 예비 스토리지 노드 홀들(45) 보다 넓은 폭을 갖는 확장된(enlarged) 스토리지 노드 홀들(50)을 형성한다. 상기 확장된 스토리지 노드 홀들(50)은 상기 매립 콘택 플러그들(23) 폭 보다 넓고 상기 트렌치들(30) 폭 보다 좁은 폭으로 형성하는 것이 바람직하다. 특히 상기 층간절연막(15)을 식각 시 상기 트렌치들(30) 측면과 인접하여 식각되는 영역(S)은 상기 층간절연막(15) 상에 형성되어 있는 상기 식각정지막(35)에 의해 지속적인 등방성 식각이 불가능하게 된다. 또한 높은 쪽의 매립 콘택 플러그들(20) 양측의 리세스된 영역(E1)과 낮은 쪽의 매립 콘택 플러그들(23) 양측의 리세스된 영역(E2)이 충분한 세정 후에도 상기 트렌치들(30) 단차에 의해 서로 연결되지 않는다. 상기 확장된 스토리지 노드 홀들(50) 전면 상에 캐패시터의 하부전극용 스토리지 노드막(55)을 형성한다. 본 실시예에서 상기 스토리지 노드막(55)은 우수한 단차도포성을 갖는 폴리실리콘막으로 형성할 수 있다. 상기 스토리지 노드막(55) 상에 스토리지 노드 홀들(50)을 채우는 보호막(65)을 형성한다. 상기 보호막(65) 물질은 상기 희생막(40) 물질과 동일한 것으로 형성하는 것이 바람직하다.Referring to FIG. 2D, the semiconductor substrate having the spare storage node holes 45 is cleaned by a cleaning solution. The cleaning removes the natural oxide film and the contaminants formed on the exposed surface of the buried contact plugs 20 and 23. Generally, a chemical solution containing hydrofluoric acid is widely used as the cleaning solution. Accordingly, the sacrificial layer 40 and the interlayer insulating layer 15 exposed to the preliminary storage node holes 45 may also be isotropically etched by the cleaning solution. Thus, the storage device holes 50 may be formed to have enlarged storage node holes 50 having a wider width than the spare storage node holes 45. The extended storage node holes 50 may be formed to have a width wider than the buried contact plugs 23 and narrower than the width of the trenches 30. In particular, when the interlayer insulating layer 15 is etched, the region S which is etched adjacent to the sides of the trenches 30 is continuously isotropically etched by the etch stop layer 35 formed on the interlayer insulating layer 15. This becomes impossible. In addition, the trenches 30 may be recessed even after sufficient cleaning of the recessed region E1 on both sides of the upper buried contact plugs 20 and the recessed region E2 on both sides of the lower buried contact plugs 23. They are not connected to each other by steps. The storage node layer 55 for the lower electrode of the capacitor is formed on the entire surface of the extended storage node holes 50. In the present embodiment, the storage node layer 55 may be formed of a polysilicon layer having excellent step coverage. A passivation layer 65 filling the storage node holes 50 is formed on the storage node layer 55. The protective film 65 may be formed of the same material as the sacrificial film 40.

도 2e를 참조하면, 상기 희생막(40)의 표면이 노출될 때까지 상기 보호막(65) 및 상기 스토리지 노드막(55)을 평탄화시키어 서로 격리된 스토리지 노드들(55a)을 형성한다. 이어서, 상기 희생막(40) 및 상기 보호막(65)을 제거하여 상기 스토리지 노드들(55a)의 내벽 및 외측벽을 도 2e에서 도시한 바와 같이 노출시킨다. Referring to FIG. 2E, the passivation layer 65 and the storage node layer 55 are planarized until the surface of the sacrificial layer 40 is exposed to form storage nodes 55a isolated from each other. Subsequently, the sacrificial layer 40 and the passivation layer 65 are removed to expose the inner and outer walls of the storage nodes 55a as shown in FIG. 2E.

도 3a 내지 도 3c는 본 발명의 제 2 실시예에 따른 스토리지 노드들을 갖는 반도체소자 제조공정 단면도들이다. 상기 제 2 실시예는 상기 제 1 실시예에서 도 2a 내지 도 2d 까지 동일한 공정을 진행한다.3A to 3C are cross-sectional views illustrating a semiconductor device manufacturing process having storage nodes according to a second embodiment of the present invention. The second embodiment goes through the same process from FIGS. 2A to 2D in the first embodiment.

도 3a를 참조하면, 상기 희생막(40)의 표면이 노출될 때까지 상기 보호막(65) 및 상기 스토리지 노드막(55)을 평탄화시키어 서로 이격된 실린더형의 스토리지 노드들(55a)을 형성한다. 그 결과, 상기 스토리지 노드들(55a) 내에, 분리된 보호막 패턴들(65a)이 잔존한다.Referring to FIG. 3A, the passivation layer 65 and the storage node layer 55 are planarized until the surface of the sacrificial layer 40 is exposed to form cylindrical storage nodes 55a spaced apart from each other. . As a result, separated passivation patterns 65a remain in the storage nodes 55a.

도 3b를 참조하면, 상기 제 2 높이(h2)를 갖는 매립 콘택 플러그들(23) 상의 상기 스토리지 노드들(55a) 및 그 내부의 상기 보호막 패턴들(65a)을 리세스 시키어 상부 트렌치들(70)을 형성한다. 상기 상부 트렌치들(70)은 상기 하부 트렌치들(30)과 동일한 깊이를 갖도록 형성할 수 있다. 이에 따라, 상기 리세스된 스토리지 노드들(75)의 상부 팁들은 상기 스토리지 노드들(55a)의 상부 팁들 보다 낮도록 형성된다. 다시 말해서, 서로 이웃하는 스토리지 노드들(55a, 75) 사이에 단차가 제공된다.Referring to FIG. 3B, upper trenches 70 may be formed by recessing the storage nodes 55a on the buried contact plugs 23 having the second height h2 and the protective layer patterns 65a therein. ). The upper trenches 70 may be formed to have the same depth as the lower trenches 30. Accordingly, upper tips of the recessed storage nodes 75 are formed to be lower than upper tips of the storage nodes 55a. In other words, a step is provided between the storage nodes 55a and 75 neighboring each other.

도 3c를 참조하면, 상기 희생막(40) 및 상기 분리된 보호막(65a)을 제거하여 상기 스토리지 노드들(55a, 75)의 상부 팁의 높이가 다른 상기 스토리지 노드들(55a,75)을 노출시킨다. 이때 상기 스토리지 노드들(55a,75)을 형성하는 공정에서 불안정한 스토리지 노드들(N2)이 발생할 수 있다. 그러나, 상기 스토리지 노드들(55a,75)의 상부 팁의 높이 차이로 인해 상기 불안정한 스토리지 노드들(N2)이 이웃하는 스토리지 노드들(75)과 접촉하는 것을 방지할 수 있게 된다.Referring to FIG. 3C, the sacrificial layer 40 and the separated passivation layer 65a are removed to expose the storage nodes 55a and 75 having different heights of the upper tips of the storage nodes 55a and 75. Let's do it. In this case, unstable storage nodes N2 may occur in the process of forming the storage nodes 55a and 75. However, the height difference of the upper tips of the storage nodes 55a and 75 may prevent the unstable storage nodes N2 from coming into contact with neighboring storage nodes 75.

도 2e를 다시 참조하여 본 발명의 실시예에 따른 반도체소자의 구조를 설명하기로 한다.Referring to FIG. 2E again, the structure of the semiconductor device according to the embodiment of the present invention will be described.

도 2e를 참조하면, 반도체기판(10) 상에 층간절연막(15)이 배치된다. 상기 층간절연막(15)의 소정영역들은 리세스되어 트렌치들(30)을 제공한다. 결과적으로, 상기 트렌치들(30) 하부의 상기 층간절연막(15)은 상기 트렌치들(30) 사이의 상기 층간절연막(15) 보다 얇다. 상기 반도체기판(10)은 상기 트렌치들(30) 사이의 상기 층간절연막(15)을 관통하는 제 1 그룹의 매립 콘택 플러그들(20) 및 상기 트렌치들(30) 하부의 상기 층간절연막(15)을 관통하는 제 2 그룹의 매립 콘택 플러 그들(23)과 접촉한다. 이에 따라, 상기 제 1 그룹의 매립 콘택 플러그들(20)은 상기 제 2 그룹의 매립 콘택 플러그들(23) 보다 큰 높이를 갖는다. 상기 제 1 그룹의 매립 콘택 플러그들(20)은 평면적으로 보여 질 때 상기 제 2 그룹의 매립 콘택 플러그들(23) 사이에 위치한다. 결과적으로, 서로 이웃하는 매립 콘택 플러그들(20, 23) 사이에 단차가 존재한다.Referring to FIG. 2E, an interlayer insulating film 15 is disposed on the semiconductor substrate 10. Predetermined regions of the interlayer insulating film 15 are recessed to provide trenches 30. As a result, the interlayer insulating layer 15 under the trenches 30 is thinner than the interlayer insulating layer 15 between the trenches 30. The semiconductor substrate 10 may include a first group of buried contact plugs 20 passing through the interlayer insulating layer 15 between the trenches 30 and the interlayer insulating layer 15 under the trenches 30. A second group of buried contact plugs 23 penetrate through them. Accordingly, the buried contact plugs 20 of the first group have a height greater than that of the buried contact plugs 23 of the second group. The first group of buried contact plugs 20 is located between the second group of buried contact plugs 23 when viewed in plan. As a result, there is a step between the buried contact plugs 20, 23 adjacent to each other.

상기 트렌치들(30)을 갖는 상기 층간절연막(15)의 표면상에 콘포말한 식각정지막(35)이 제공된다. 상기 식각정지막(35)은 상기 층간절연막(15)에 대하여 식각선택비를 갖는 절연막인 것이 바람직하다. 예를 들면, 상기 식각정지막(35)은 실리콘 질화막일 수 있다. 상기 식각정지막(35)은 상기 매립 콘택 플러그들(20, 23)을 노출시키는 개구부들을 갖는다. 이에 더하여, 상기 매립 콘택 플러그들(20, 23)의 상부를 둘러싸는 상기 층간절연막(15) 역시 리세스 될 수 있다. 상기 매립 콘택 플러그들(20, 23) 상에 실린더형의 스토리지 노드들(55a)이 배치된다. 그 결과, 서로 이웃하는 스토리지 노드들(55a)의 기저부들(base portions)은 서로 다른 레벨에 위치한다. 이에 따라, 서로 이웃하는 매립 콘택 플러그들(20, 23) 주변의 리세스된 영역들이 서로 연결될 가능성을 현저히 감소시킬 수 있다. 상기 스토리지 노드들(55a)은 상기 매립 콘택 플러그들(20, 23) 주변의 상기 리세스된 영역들의 내벽들을 덮을 수도 있다.A conformal etching stop film 35 is provided on the surface of the interlayer insulating film 15 having the trenches 30. The etch stop layer 35 may be an insulating layer having an etch selectivity with respect to the interlayer insulating layer 15. For example, the etch stop layer 35 may be a silicon nitride layer. The etch stop layer 35 has openings that expose the buried contact plugs 20 and 23. In addition, the interlayer insulating layer 15 surrounding the buried contact plugs 20 and 23 may also be recessed. Cylindrical storage nodes 55a are disposed on the buried contact plugs 20 and 23. As a result, base portions of the storage nodes 55a neighboring each other are located at different levels. Accordingly, the possibility of recessed regions around the buried contact plugs 20 and 23 neighboring each other can be significantly reduced. The storage nodes 55a may cover inner walls of the recessed regions around the buried contact plugs 20 and 23.

더 나아가서, 상기 제 2 그룹의 매립 콘택 플러그들(23) 상의 상기 스토리지 노드들(55a)의 상부 팁들은 상기 제 1 그룹의 매립 콘택 플러그들(20) 상의 상기 스토리지 노드들(55a)의 상부 팁들보다 낮은 레벨에 위치할 수 있다. 이 경우에, 서로 이웃하는 스토리지 노드들(55a)이 쓰러질지라도, 그들 사이의 전기적인 브리지 발생을 감소시킬 수 있다. Furthermore, the upper tips of the storage nodes 55a on the buried contact plugs 23 of the second group are the upper tips of the storage nodes 55a on the buried contact plugs 20 of the first group. May be located at a lower level. In this case, even if the storage nodes 55a neighboring each other fall, it is possible to reduce the occurrence of electrical bridges between them.

전술한 바와 같이 이루어지는 본 발명은, 이웃하는 매립 콘택 플러그들 간의 단차를 두고, 상기 매립 콘택 플러그들 상부에 스토리지 노드들을 형성함으로써, 이웃하는 스토리지 노드들 간의 하부에 발생하던 브리지 현상을 방지할 수 있다. 또한 상기 스토리지 노드들의 상부 팁들 간의 높이 차이를 줌으로서, 이웃하는 스토리지 노드들의 상부 팁들의 간격을 증가시켜 상기 스토리지 노드들의 상부 팁들이 연결되어 나타나는 탑 브리지 불량을 감소시킬 수 있다. According to the present invention as described above, by providing a step between neighboring buried contact plugs and forming storage nodes on the buried contact plugs, it is possible to prevent a bridge phenomenon occurring between the neighboring storage nodes. . In addition, by providing a height difference between the upper tips of the storage nodes, it is possible to increase the distance between the upper tips of neighboring storage nodes to reduce the top bridge failure that appears when the upper tips of the storage nodes are connected.

Claims (5)

반도체기판 상에 층간절연막을 형성하고,An interlayer insulating film is formed on the semiconductor substrate, 상기 층간절연막을 관통하는 적어도 두개의 매립 콘택 플러그를 형성하고,Forming at least two buried contact plugs penetrating the interlayer insulating film; 상기 적어도 두개의 매립 콘택 플러그를 포함한 층간절연막을 패터닝하여, 이웃하는 매립 콘택 플러그들 간에 단차를 형성하고,Patterning the interlayer insulating film including the at least two buried contact plugs to form a step between neighboring buried contact plugs, 상기 매립 콘택 플러그들 상부에 상기 매립 콘택 플러그들과 접촉하는 스토리지 노드를 형성하는 것을 포함하는 반도체소자 제조방법. And forming a storage node in contact with the buried contact plugs on the buried contact plugs. 제 1 항에 있어서,The method of claim 1, 상기 스토리지 노드를 갖는 반도체기판을 패터닝하여 상기 높이가 낮은 매립 콘택 플러그 상에 형성된 스토리지 노드를 식각하는 것을 더 포함하는 반도체소자 제조방법.And patterning the semiconductor substrate having the storage node to etch the storage node formed on the low buried contact plug. 제 2 항에 있어서,The method of claim 2, 상기 식각되는 깊이는 상기 이웃하는 매립 콘택 플러그들 간의 단차와 같거나 또는 작은 것을 특징으로 하는 반도체소자 제조방법. The etched depth is a semiconductor device manufacturing method, characterized in that less than or equal to the step between the adjacent buried contact plugs. 반도체기판; Semiconductor substrates; 상기 반도체기판 상에 형성되고 그것의 소정영역들에 리세스된 트렌치들을 갖는 층간절연막;An interlayer insulating film formed on the semiconductor substrate and having trenches recessed in predetermined regions thereof; 상기 트렌치들 사이의 상기 층간절연막을 관통하는 제 1 그룹의 매립 콘택 플러그들;A first group of buried contact plugs penetrating the interlayer insulating film between the trenches; 상기 트렌치들 하부의 상기 층간절연막을 관통하고 상기 제 1 그룹의 매립 콘택 플러그들 보다 낮은 제 2 그룹의 매립 콘택 플러그들; 및A second group of buried contact plugs penetrating the interlayer insulating layer under the trenches and lower than the buried contact plugs of the first group; And 상기 제 1 및 제 2 그룹의 매립 콘택 플러그들 상에 형성된 스토리지 노드들을 포함하는 반도체소자. And storage nodes formed on the first and second group of buried contact plugs. 제 4 항에 있어서,The method of claim 4, wherein 상기 스토리지 노드들의 길이가 각각의 매립 콘택 플러그들로부터 동일한 길이를 갖는 것을 더 포함하는 반도체소자.And the lengths of the storage nodes have the same length from respective buried contact plugs.
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