KR20040036712A - 확산 스펙트럼 통신 트랜시버에서의 동기화 획득 - Google Patents

확산 스펙트럼 통신 트랜시버에서의 동기화 획득 Download PDF

Info

Publication number
KR20040036712A
KR20040036712A KR10-2004-7002266A KR20047002266A KR20040036712A KR 20040036712 A KR20040036712 A KR 20040036712A KR 20047002266 A KR20047002266 A KR 20047002266A KR 20040036712 A KR20040036712 A KR 20040036712A
Authority
KR
South Korea
Prior art keywords
synchronization
received
correlation peak
correlation
peak
Prior art date
Application number
KR10-2004-7002266A
Other languages
English (en)
Other versions
KR100899478B1 (ko
Inventor
단 라파엘리
오렌 카우프만
이브제니 바씬
보리스 자러드
Original Assignee
아이트란 커뮤니케이션스 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아이트란 커뮤니케이션스 리미티드 filed Critical 아이트란 커뮤니케이션스 리미티드
Publication of KR20040036712A publication Critical patent/KR20040036712A/ko
Application granted granted Critical
Publication of KR100899478B1 publication Critical patent/KR100899478B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/69—Spread spectrum techniques
    • H04B1/707—Spread spectrum techniques using direct sequence modulation
    • H04B1/7073—Synchronisation aspects
    • H04B1/7075—Synchronisation aspects with code phase acquisition
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/10—Arrangements for initial synchronisation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/69—Spread spectrum techniques
    • H04B1/707—Spread spectrum techniques using direct sequence modulation
    • H04B1/7073—Synchronisation aspects
    • H04B1/7075—Synchronisation aspects with code phase acquisition
    • H04B1/70755—Setting of lock conditions, e.g. threshold
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/69—Spread spectrum techniques
    • H04B1/707—Spread spectrum techniques using direct sequence modulation
    • H04B1/709—Correlator structure
    • H04B1/7095—Sliding correlator type
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B2201/00—Indexing scheme relating to details of transmission systems not covered by a single group of H04B3/00 - H04B13/00
    • H04B2201/69—Orthogonal indexing scheme relating to spread spectrum techniques in general
    • H04B2201/707—Orthogonal indexing scheme relating to spread spectrum techniques in general relating to direct sequence modulation
    • H04B2201/70715—Orthogonal indexing scheme relating to spread spectrum techniques in general relating to direct sequence modulation with application-specific features

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

본 발명에 따르면, 확산 스펙트럼 통신 시스템에 대한 개선된 획득 메커니즘이 제공되며, 이것에 의해 사전 정의된 시간 지연 간격에 의해 분리된 복수의 공지된 심벌을 포함하는 동기화 시퀀스가 패킷 신호의 시작으로서 전송된다. 수신기에서, 수신된 신호는 심벌들 사이에 삽입된 시간 지연 간격 또는 사전 정의된 갭을 사용하여 동기화 시퀀스에 대해 상관된다. 수신된 신호는 선형으로 상관되어, 수신된 각 심벌에 대해 상관 피크를 발생한다. 그 다음에 각 상관 피크의 예상 위치가 계산되고, 수신된 상기 상관 피크의 위치와 비교된다. 매칭 수가 임계치를 초과하면, 동기화가 선언된다.

Description

확산 스펙트럼 통신 트랜시버에서의 동기화 획득{ACQUISITION OF SYNCHRONIZATION IN A SPREAD SPECTRUM COMMUNICATIONS TRANSCEIVER}
통신의 신뢰도 및 보안을 개선하기 위해 확산 스펙트럼 통신 기법을 사용하는 것은 공지되어 있으며, 일반화되고 있다. 확산 스펙트럼 통신은 전송될 데이터의 대역폭보다 훨씬 더 큰 스펙트럼 대역폭을 이용하여 데이터를 전송한다. 이것은 다른 이점들 외에, 높은 협대역 노이즈, 스펙트럼 왜곡 및 펄스 노이즈가 존재하는 경우에 보다 신뢰성 있는 통신을 제공한다. 확산 스펙트럼 통신 시스템은 통상적으로 상관 기법을 이용하여 인입되는 수신된 신호를 식별한다.
확산 스펙트럼 통신 시스템은 일반적으로 고 에너지의 협대역 적군의 전파 방해를 극복하기 위해 군사 환경에서 사용된다. 확산 스펙트럼 통신 시스템은 또한 상업적 또는 가정용 환경에서, AC 전력선과 같은 잡음(noise) 매체 상에서 신뢰할 수 있는 통신을 얻기 위해 사용될 수도 있다. 특히, 어떤 가정용 전기 기구 및 장치는 전력선 상으로 보내진 통신 신호를 잠재적으로 매우 혼란시킬 수도 있다. 예를 들면, 전자 조광(dimming) 장치는 조광 기능을 수행하는데 있어서 통상적으로트라이액 또는 실리콘 제어형 정류기(SCR)를 이용하여 AC 파형을 제어하기 때문에, 다량의 잡음을 전력선으로 전달할 수 있다.
AC 전력선과 같은 통신 매체는 고속 페이딩(fast fading), 예측 불가능한 진폭 및 위상 왜곡 및 부가적인 잡음에 의해 변조될 수 있다. 또한, 통신 채널은 예측 불가능한 시간 변화형 전파 방해 및 협대역 간섭을 받을 수도 있다. 이러한 채널을 통해 디지털 데이터를 전송하기 위해, 데이터 전송에 가능한 한 넓은 대역폭을 사용하는 것이 바람직하다. 이것은 확산 스펙트럼 기법을 이용하여 이루어질 수 있다.
확산 스펙트럼 수신기는 추적 루프 또는 기타 추적 메커니즘과 함께 선택적으로 몇몇 형태의 획득 방법을 이용하여 일반적으로 얻어지는 동기화를 이루는데 요구된다. AC 전력선과 같은 시끄러운 예측 불가능한 환경에서, 추적 루프는 통상적으로 고장나서 빈번히 정보의 손실을 일으킨다. 이들 단점을 극복하기 위한 통신 시스템은 대형이며 복잡하고 비용이 많이 든다.
확산 스펙트럼 통신 시스템에서 서로 통신하는 송신기와 수신기 사이의 신호들의 동기는 이들 사이에서 신호를 전송하는 프로세스의 중요한 특징이다. 송신기와 수신기 사이의 동기는, 이들 사이에서 동기화되는 확산 코드에 의해 수신된 신호의 역확산을 가능하게 하여 수신된 신호로부터 원래 전송된 신호가 복원될 수 있도록 하는데 필요하다. 동기는, 수신된 신호가 수신기의 확산 코드에 대해 칩 생성률 및 그 확산 코드 패턴 위치에서 정확히 타이밍될 때, 얻어진다.
동기와 관련된 문제점들 중 하나는 두 신호를 동기화하는데 사용된 기법이실시하기에 비교적 비용이 많이 든다는 것이다. 복수의 비교적 저렴한 원격 통신 사이트를 담당하는 복잡하고 비교적 고가의 중앙 통신 사이트를 갖는 통신 시스템에서, 중앙 통신 사이트의 비용을 증가시키지 않으면서 원격 통신 사이트 내의 동기 시스템의 비용을 감소시키는 것이 바람직하다.
통신 트랜시버에서, 임의의 에러 정정 코드가 패킷의 데이터 부분에 사용된 획득 메커니즘이 보다 신뢰할 수 있는 것이 바람직하다. 즉, 동기화를 정확하게 선언하는 것이 바람직하며, 약한 획득 알고리즘 때문에 전체 패킷을 모두 놓치는 것보다 패킷 데이터를 정확하게 디코딩할 수 없는 것이 바람직하다.
또한, 획득 알고리즘이 잡음으로 인해 동기가 잘못될 가능성이 가능한 한 낮은, 예컨대 5초에 한번보다 적은 것이 바람직하다. 획득 메커니즘은 한 번 이상의 동기 시퀀스를 이용할 수 있어야 하며, 이것에 의해 다른 시퀀스로부터의 동기화 가능성이 최소화된다.
본 발명은 일반적으로 데이터 통신 시스템에 관한 것으로, 특히 확산 스펙트럼 통신 트랜시버에서 동기화를 획득하는 방법에 관한 것이다.
도 1은 본 발명에 따른 동기화 시퀀스를 발생하도록 구성된 송신기의 일례를 도시한 도면.
도 2는 본 발명에 따른 획득 및 동기화 회로를 포함하는 수신기의 일례를 도시한 도면.
도 3은 동기화 시퀀스를 포함하는 패킷의 일례의 포맷을 도시한 도면.
도 4는 사전 결정된 시간 지연에 의해 분리된 복수의 심벌을 포함하는 동기화 시퀀스 전송 신호의 일례를 도시한 도면.
도 5는 도 4의 동기화 시퀀스에 응답하여 발생된 대응하는 상관 피크를 도시한 도면.
도 6은 도 4의 동기화 시퀀스 전송 신호에 대응하는 수신 신호의 일례에 응답하여 선형 상관기의 출력을 도시한 도면.
도 7a 및 7b는 본 발명의 획득 방법을 보다 상세히 도시한 도면.
도 8은 본 발명의 획득 및 동기화 메커니즘에 적합한 송신기 및 수신기 회로를 포함하는 스테이션의 일례를 도시한 블록도.
따라서, 본 발명은 신규하고 유용한 획득 및 동기화 메커니즘을 제공한다. 본 발명의 메커니즘은 전력선 캐리어 통신을 사용하는 네트워크와 같은 공유된 매체를 특징으로 하는 통신 시스템에 유용하다. 일반적으로, 본 발명은, 복수의 스테이션이 공유된 통신 매체에 접속되고, 이것에 의해 수신 스테이션이 각 패킷의 시작에서 송신 스테이션에 의해 송신된 패킷 신호의 시작시에 동기화를 획득해야 하는 경우에 적용가능하다.
확산 스펙트럼 통신 시스템에 대한 개선된 획득 메커니즘이 제공되며, 이것에 의해 사전 정의된 시간 지연 간격에 의해 분리된 복수의 공지된 심벌을 포함하는 동기화 시퀀스가 패킷 신호의 시작으로서 전송된다. 수신기에서, 수신된 신호는 심벌들 사이에 삽입된 시간 지연 간격 또는 사전 정의된 갭을 사용하여 동기화 시퀀스에 대해 상관된다.
수신된 신호는 먼저, 수신된 각 심벌에 대해 상관 피크를 발생하도록 기능하는 선형 상관기를 통과한다. 그 다음에 각 상관 피크의 예상 위치가 계산되고, 수신된 상기 상관 피크의 위치와 비교된다.
획득 알고리즘은, 0개 이상의 수신된 심벌에 에러가 있음을 고려하면서, 매칭되는 상관 피크를 탐색하도록 구성된다. 또한, 상기 알고리즘은, 예상 상관 위치가 수신된 상관 피크의 사전 정의된 델타 내에 있을 경우에 매칭을 허용한다. 그 외의 경우에는, 획득 알고리즘은 각각의 사전 정의된 동기화 시퀀스를 수신된 상관 피크에 상관시키기 위해 반복된다.
동기화가 선언되면, 동기화 특성 인자가, 매칭의 수 및 그 값이 임계치를 초과하는 상관 피크의 수의 함수로서 계산된다. 후속 동기화가 선언되면, 특성 인자가 비교되고, 최신의 특성 인자가 더 크면, 이전의 패킷은 탈락되고 현재의 패킷이 수신된다. 헤더 CRC 체크섬(checksum) 필드가 확인될 때까지 동기화 특성을 비교하고 다음 패킷을 위해 이전의 패킷을 탈락시키는 프로세스가 수행된다. 헤더 CRC가 검사되고 확인된 후, 수신기는 현재의 패킷을 수신한다.
획득 메커니즘은 복수의 동기화 시퀀스를 제공하는데, 여기서 다른 시퀀스로 고장 검출의 가능성을 감소시키기 위해 시퀀스의 교차 상관이 최소화된다. 복수의동기화 시퀀스를 사용하면, 추가적인 정보가 수신 스테이션으로 전송될 수 있다. 예를 들면, 다른 시퀀스들이 수신기에게 그 패킷 송신에 사용된 변조 구조 또는 특정 패킷 유형을 나타내도록 구성될 수 있다.
전술한 본 발명의 많은 특징들은 펌웨어로서 삽입된 디바이스에서 실행하는 소프트웨어 객체, 윈도우즈, UNIX, LINUX 등과 같은 운영체제를 구동하는 컴퓨터 시스템 상의 소프트웨어 애플리케이션의 일부로서 실행되는 소프트웨어 객체, ASIC(Application Specific Integrated Circuit) 또는 기능적으로 동등한 분리된 하드웨어 요소로서 구축될 수도 있다.
따라서, 본 발명에 따르면, 사전정의된 동기화 시퀀스 템플릿(template)에 따라서 발생된 복수의 심벌을 포함하는 패킷 신호의 시작 시에 동기화를 획득하는 방법에 있어서, 수신 신호를 상관시켜 복수의 수신된 상관 피크를 발생하는 단계와, 상기 사전 정의된 동기화 시퀀스 템플릿에 따라서 각각의 수신된 상관 피크의 예상 위치를 계산하는 단계와, 상기 예상 위치에서 상관 특성(correlation quality)을 판정하는 단계와, 상기 상관 특성을 평가하고, 상기 평가가 사전 결정된 기준(criteria)을 초과하면 동기화를 선언하는 단계를 포함하는 동기화 획득 방법이 제공된다.
또한, 본 발명에 따르면, 패킷 동기화 시퀀스의 시작을 발생하는 방법에 있어서, 상기 동기화 시퀀스에서 전송될 복수의 N 개의 심벌을 발생하는 단계와, N-1 개의 사전 결정된 신호를 발생하는 단계와, 상기 동기화 시퀀스 내의 각각의 제 1 N-1 개의 심벌 다음에 상기 N-1 개의 사전 결정된 신호 중 하나를 삽입하는 단계를포함하고, N은 양의 정수인 방법이 제공된다.
또한, 본 발명에 따르면, 복수의 심벌을 포함하는 패킷 동기화 시퀀스의 시작시에 통신 네트워크 내에서 동기화를 획득하는 장치로서, 각각의 심벌 쌍이 사전 결정된 동기화 템플릿에 따라서 분리되어 있는 상기 장치에 있어서, 상기 동기화 시퀀스 내의 각각의 수신된 심벌에 응답하여 상관 피크를 발생하도록 구성된 상관기와, 획득 회로를 포함하고, 상기 획득 회로는 상기 사전 결정된 동기화 템플릿에 따라서 각각의 수신된 상관 피크의 예상 위치를 계산하는 수단과, 상기 예상 위치에서의 상관 특성을 결정하는 수단과, 상기 상관 특성을 평가하고, 상기 평가가 사전 결정된 기준을 초과하면 동기화를 선언하는 수단을 포함하는 동기화 획득 장치가 제공된다.
또한, 본 발명에 따르면, 통신 네트워크에서 동기화 획득 방법에 있어서, 송신 스테이션에 의해 송신된 패킷의 시작에서 동기화 시퀀스를 수신하는 단계로서, 상기 송신된 동기화 시퀀스는 복수의 심벌을 포함하고, 각각의 심벌은 사전 결정된 신호에 의해 분리되는 상기 수신 단계와, 상기 수신된 동기화 시퀀스를 상관시켜 복수의 상관 피크를 발생하는 단계와, 사전 정의된 델타 내의 예상 위치 내에서 상관 피크의 존재를 탐색하는 단계로서, 상기 예상 위치는 상기 송신 스테이션에 의해 심벌들 사이에 삽입된 상기 사전 결정된 시간 지연에 대응하는 상기 탐색 단계와, 상기 델타 내의 대응하는 예상 위치에서 발견된 상관의 수가 임계치를 초과하는 경우에 동기화를 선언하는 단계와, 동기화 시점(time point)을 상기 수신된 상관 피크의 위치와 이들의 대응하는 예상 위치간의 차의 함수로서 결정하는 단계를포함하는 동기화 획득 방법이 제공된다.
또한, 본 발명에 따르면, 복수의 심벌을 포함하는 패킷 동기화 시퀀스의 시작을 포함하는 전송 신호에 대한 통신 네트워크에서 동기화를 획득하기 위한 ASIC(Application Specific Integrated Circuit)으로서, 각각의 심벌 쌍이 사전 결정된 동기화 시퀀스 갭 템플릿에 따라서 그들 사이에 삽입된 사전 결정된 갭을 갖는 상기 ASIC에 있어서, 상기 전송 신호로부터 수신 신호를 발생하도록 구성된 수신 수단과, 상기 동기화 시퀀스 내의 각각의 수신된 심벌에 응답하여 상기 수신 신호로부터 상관 피크를 발생하도록 구성된 상관기 수단과, 상기 사전 결정된 동기화 갭 템플릿에 따라서 각각의 수신된 상관 피크의 예상 위치를 계산하는 계산 수단과, 상기 예상 위치에서의 상관 특성을 발생하기 위한 결정 수단과, 상기 상관 특성을 평가하고, 상기 평가가 사전 결정된 기준을 초과하면 동기화를 선언하는 수단을 포함하는 ASIC이 제공된다.
또한, 본 발명에 따르면, 공유된 통신 매체 기반의 네트워크를 통해 접속된 다른 스테이션들과 신호를 송수신하는 통신 스테이션에 있어서, 상기 네트워크를 통해 수신된 수신 신호를 발생하고, 상기 네트워크로 송신 신호를 출력하는 결합 회로(a coupling circuit)와, 변조 구조에 따라서 전송되는 데이터 및 동기화 시퀀스를 변조하여 이로부터 상기 전송 신호를 발생하도록 구성된 송신기로서, 상기 동기화 시퀀스는 복수의 심벌을 포함하고, 각각의 심벌은 사전 결정된 동기화 시퀀스 템플릿에 따라서 제 1 신호에 의해 분리되는 상기 송신기와, 상기 변조 구조에 따라서 상기 수신 신호를 복조하여, 이로부터 수신 데이터신호를 발생하도록 구성된수신기와, 애플리케이션 프로세서를 상기 공유된 통신 매체에 인터페이스 접속하도록 구성된 매체 액세스 제어기(MAC; media access control)를 포함하고, 상기 수신기는 획득 회로를 포함하고, 상기 획득 회로는 상기 수신 신호를 상관시켜 이로부터 복수의 수신된 상관 피크를 발생하는 수단과, 상기 사전 결정된 동기화 시퀀스 템플릿에 따라서 각각의 수신된 상관 피크의 예상 위치를 계산하는 수단과, 상기 각각의 수신된 상관 피크의 위치를 대응하는 예상 위치와 비교하여, 만약 수신된 상관 피크의 위치가 상기 대응하는 예상 위치의 사전결정된 거리 내에 있으면 매칭을 선언하는 수단과, 매칭의 수가 임계치를 초과하면 동기화를 선언하는 수단을 포함하고, 상기 애플리케이션 프로세서는 상기 송신기, 수신기 및 MAC의 동작을 제어하고, 상기 MAC 및 외부 호스트 사이의 인터페이스를 제공하도록 구성되는 통신 스테이션에 제공된다.
이하에서는, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
본 명세서에 사용된 약어
약어정의
ACAlternating CurrentASICApplication Specific Intergrated CircuitBPFBand Pass FilterCDCarrier DetectCRCCyclic Redundancy CodeCSKCode Shift KeyingCSMACarrier Sense Multiple AccessDCSKDifferential Code Shift KeyingDSPDigital Signal ProcessorEEROMElectrically Erasable Read Only MemoryFPGAField Programmable Gate ArrayIRImfraredISOInternational Standards OrganizationMACMedia Access ControlOSIOpen Systems InterconnectPBXPrivate Branch ExchangePLCPower Line CarrierRAMRandom Access MemoryRFRadio FrequencyROMRead Only MemorySCRSilicon Controlled RectifierUSTUnit Symbol Time
상세한 설명
본 발명은 신규하고 유용한 획득 및 동기 메커니즘이다. 본 발명의 메커니즘은 전력선 캐리어 통신을 이용하는 네트워크와 같은 공유된 매체를 특징으로 하는 통신 시스템에 유용하다. 일반적으로, 본 발명은 복수의 스테이션이 공유된 통신 매체에 접속되어 있고, 이것에 의해 수신 스테이션이 각 패킷의 시작(beginning)에서 송신 스테이션에 의해 전송된 패킷 신호의 개시(start)시에 동기를 획득해야 하는 경우에 적용가능하다.
확산 스펙트럼 통신 시스템에 대한 개선된 획득 메커니즘이 제공되고, 이것에 의해 사전 결정된 시간 지연 간격만큼 떨어져 있는 복수의 공지된 심벌들을 포함하는 동기화 시퀀스가 패킷 신호의 개시로서 전송된다. 수신기에서, 수신된 신호는 사전 정의된 갭 또는 심벌들 사이에 삽입된 시간 지연 간격들을 이용하여 동기화 시퀀스에 대해 상관된다.
수신된 신호는 우선 수신된 각각의 심벌에 대해 상관 피크를 발생하는 기능을 하는 선형 상관기를 통과한다. 그 다음에 각각의 상관 피크의 예상 위치가 계산되고, 수신된 상관 피크의 위치와 비교된다. 매치(match)의 수가 임계치를 초과하면, 동기화가 선언된다.
본 명세서에서, 용어 '스테이션(station)', '노드(node)' 또는 '통신 노드(communication node)'는 임의의 네트워크 개체(entity)를 의미하는 것으로, 하드웨어, 소프트웨어 또는 하드웨어와 소프트웨어의 조합으로 구현되며, 공유된매체 기반의 네트워크 내의 호출(call), 링크 또는 접속(connection)의 엔드포인트일 수도 있다. 네트워크는, 임의의 유형의 공유된 네트워크, 즉, 전력선 캐리어 기반의 네트워크, 트위스티드 페어(twisted pare) 네트워크, IR 무선 네트워크, RF 무선 네트워크, 광 파이버 링 네트워크 등을 포함하는 매체를 포함할 수도 있다. 용어 '호출(call)', '링크(link)' 또는 '접속(connection)'은 적어도 두 개의 노드 사이에서 통신을 위해 개설되는 임의의 통신 경로를 의미한다. 용어 위상 단위(phase unit)는 수신기 내의 샘플 시간으로서 정의된다. 샘플 시간은 신호 또는 상관기 출력이 정보의 손실없이 샘플링될 수 있는 임의의 적절한 기간이다.
본 발명의 획득 및 동기화 메커니즘은 DCSK(Differential Code Shift Keying) 또는 CSK(non-differential Code Shift Keying) 변조 기법을 이용하는 확산 스펙트럼 데이터 통신 시스템에 사용하기에 특히 적합하다. 이러한 통신 시스템은 AC 전력선과 같은 비교적 시끄러운 환경에도 적용가능하다.
CSK 전송 시스템에서, 데이터는 길이 T의 연속적인 나선형으로 회전하는 파형들(이들은 확산 파형, 즉, 화산 스펙트럼 상관기 시퀀스 파형이라고도 함)사이를 시간 이동하는 형태로 전송된다. 확산 파형들은 적절한 자동 상관 특성을 갖는 임의의 유형의 파형을 포함할 수 있다. 단위 심벌 시간(UST; unit symbol time)으로 지칭되는 각 심벌 주기 동안에, 복수의 비트가 전송된다. 심벌 주기는 복수의 시프트 인덱스로 분할되며, 각각의 시프트 인덱스는 특정한 비트 패턴을 나타낸다. 정보, 즉 비트 패턴은 확산 파형을 회전시킴으로써 전송되는 데이터에 대응하는 어떠한 양만큼 전달된다. 데이터는 전송되기 전에 확산 파형에 인가된 회전 또는 순환 시프트 정도로 전달된다. 확산 파형은 가중첩(chirp), 의사 시퀀스 등과 같은 임의의 적절한 파형을 포함할 수도 있다.
CSK 시스템에서, 데이터는 확산 파형에 할당된 절대 시프트로 전달된다. DCSK 시스템에서, 데이터는 연속하는 심벌들 사이의 시프트 차분으로 전달된다. 본 발명의 동기화 구조는 CSK 및 DCSK 전송 시스템 모두에 적용가능하다.
수신기에 의한 수신 시에, 신호는 확산 파형 패턴의 템플릿을 갖는 매칭형 필터에 입력되어 각 심벌에 대해 수신된 신호 내의 회전량(또는 순환 시프트)을 검출한다. 수신된 데이터는 주기적인 상관기로 공급되고, 여기서 그 내용이 주기적으로 순환 시프트되어 상관 출력이 발생된다. 주기적인 상관은 수신된 데이터를 시프트 레지스터에 입력시킴으로써 이루어질 수도 있는데, 상기 시프트 레지스터의 출력은 그 입력으로 피드백되어 시프트 레지스터의 내용을 순환 회전, 즉, 시프팅(shifting)한다. 시프트 레지스터의 출력은 매칭형 필터에 입력된다. 각각의 비트 시프트 또는 회전에 있어서, 매칭형 필터는 상관 합을 발생한다. 시프트 인덱스는 최대(또는 최소) 상관 합을 산출하는 시프트 인덱스에 대응하는 각각의 UST에 대해 결정된다. 차분 시프트 인덱스는 사전에 수신된 시프트 인덱스로부터 현재 수신된 시프트 인덱스를 공제함으로써 발생된다. 그 다음에, 차분 시프트 인덱스는 원래 전송된 데이터를 산출하도록 디코딩된다.
DCSK 또는 CSK에 기초한 확산 스펙트럼 통신 시스템은 Raphaeli의 발명의 명칭이 "Spread Spectrum Communication System Utilizing Differential Code Shift Keying"인 미국 특허 제 6,064,695 호 에 보다 상세히 개시되어 있으며, 본 명세서에 그 전체 내용을 참조로서 포함한다.
동기화 시퀀스 발생기를 구비한 송신기(Transmitter with Synchronization Seqence Generator)
송신 스테이션은 수신 스테이션에 패킷 형태로 데이터를 전송한다. 각각의 패킷은 각각의 심벌 사이에 사전 정의된 갭 또는 시간 지연을 갖는 사전 결정된 수의 심벌을 포함하는 동기화 시퀀스를 뒤따른다. 동기화 시퀀스의 길이는, 수신 스테이션이 송신 스테이션과 동기할 수 있도록 임의의 적절한 수의 심벌들일 수 있다. 단지 설명을 위해, 본 명세서에 개시된 예에서는, 동기화 시퀀스가 공지된 시프트 회전의 7 개의 심벌들, 예를 들면 제로 시프트 심벌들의 시퀀스를 포함한다. 7 개의 심벌들이 전송되고, 이것에 의해 특정한 사전 결정된 시간 지연이 각각의 심벌들 사이에 삽입된다. 심벌들 사이에 삽입된 특정한 시간 지연은 고유의 동기화 시퀀스 갭(즉, 시간 지연) 템플릿을 정의한다. 상이한 동기화 시퀀스는 상이한 시간 지연 템플릿을 갖는다. 동기화 심벌들 사이에 삽입된 간격들은 수신 스테이션 내의 수신기에 의해 사용되어 송신에 사용된 특정한 패킷 유형을 결정한다. 패킷의 나머지를 정확하게 디코딩할 수 있기 위해서는 패킷의 유형을 아는 것이 필수적이다.
본 발명에 따라 구축된 동기화 시퀀스를 발생하는데 적합한 송신기의 일례가 도 1에 도시되어 있다. 송신기(10)는 통상적으로 각 스테이션 내에 위치한 모뎀 트랜시버의 일부이다. 도시된 예에서, 모뎀 트랜시버는 CSK 변조를 사용하여 통신하는데 적합하다. 통신 분야의 당업자라면, 본 발명의 기술을 다른 변조 기술에도 적용할 수 있을 것이다.
전송되는 데이터는 외부 호스트에 의해 제공되어 인코더(14)에 입력된다. 인코더는 출력 확산 파형에 인가될 회전량을 결정하는 기능을 한다. 회전량은 시프트 인덱스로서 표현된다. 시프트 인덱스는 시프트 인덱스에 따라서 확산 파형 신호를 발생하는 기능을 하는 확산 파형 발생기(20)에 입력된다. 확산 파형 그 자체는 확산 파형 주파수 파형의 디지털 표현을 포함하는 확산 파형 ROM(24) 내에 저장된다. 확산 파형은 시프트 인덱스에 대응하는 시점(initial point)으로부터 시작하여 판독된다. 전체 확산 파형은 시점으로부터 시작하여, 순환적으로 판독되며 결합 회로(22)를 통해 채널 상으로 전송된다.
결합 회로는 신호를 물리적 채널 상으로 결합하기 위해 요구된 회로를 포함한다. 예를 들면, 결합 회로는 D/A 변환기를 포함하는데, 이 D/A 변환기의 아날로그 출력은 신호 폭에 따라서 적절한 대역을 갖는 대역 통과 필터(BPF; band pass filter)에 의해 우선 필터링된다. BPF의 출력은 그 다음에 출력 증폭기에 의해 증폭되며, 여기서 출력 증폭기의 출력은 전송 출력 신호를 포함한다.
송신기는 데이터 전송 기능 외에 각각의 패킷의 시작에서 전송되는 패킷 신호의 개시를 형성하는 동기화 시퀀스 기능을 한다. 동기화 시퀀스는 동기화 시퀀스 발생기(16)에 의해 발생되며, 상기 동기화 발생기의 출력은 호스트로부터 수신된 데이터와 함께 인코더에 입력된다. 인코더는 제어기(26)에 의해 출력된 동기(sync)/데이터 제어 신호에 따라서, 동기화 시퀀스 발생기로부터의 동기화 시퀀스 또는 호스트로부터의 데이터를 처리하도록 구성되어 있다.
동기화 모드에서, 인코더는 입력 동기화 시퀀스에 따라서 시프트 인덱스를 발생하도록 동작한다. 본 발명에 따르면, 동기화 시퀀스는 각각의 심벌들 사이에 사전 정의된 시간 갭을 갖는 복수의 심벌들을 포함한다. 다수의 동기화 시퀀스가 발생할 수도 있으며, 여기서 각각의 시퀀스는 각각의 심벌들 사이에 시간 지연 또는 갭의 고유한 세트를 포함한다. 복수의 동기화 시퀀스들 가운데 하나의 시퀀스는 제어기로부터 출력된 SEQ 제어 신호를 사용하여 선택될 수도 있다.
시퀀스의 심벌들 사이의 각각의 고유한 시간 지연 또는 갭은 ROM 또는 기타 테이블 수단(18) 내에 동기 시퀀스 갭 템플릿으로서 저장된다. 시퀀스 발생기는, 동기화 시퀀스를 발생하기 위해 요구될 때, 복수의 동기화 심벌(예를 들면, 송신기 및 수신기 모두에 대해 0 또는 다른 회전을 갖는 심벌)을 출력하고 전송될 특정 동기화 시퀀스에 대해 갭 템플릿의 내용에 따라서 각각의 심벌들 사이에 특별한 시간 지연을 삽입한다. 예컨대 동기화 시퀀스마다의 7 개의 심벌에 대해, 동기 시퀀스 갭 테이블은 동기솨 시퀀스마다 6 개의 시간 지연을 저장하도록 구성된다. 시간 지연은, 임의의 적절한 포맷으로, 예컨대 시간, 클록, UST의 부분, 위상 클록 틱 등의 단위로 저장될 수도 있다.
사전 결정된 시간 지연에 의해 분리된 복수의 심벌을 포함하는 동기화 시퀀스 전송 신호의 일례가 도 4에 도시되어 있다. 각각의 심벌은 하나의 UST의 고정된 길이를 갖는데, 본 예에서는 이것은 800㎲에 대응하는 256 수신기 상관기 위상 단위(즉, 샘플 시간)와 등가이다. 각각의 심벌 사이에 삽입된 시간 지연은 700㎲의 최대 길이를 갖는다. 도시된 예에서, 제 1 심벌 다음에 삽입된 제 1 지연은 64 위상 단위 또는 200㎲이다.
본 발명에 따르면, 5 개의 직교 동기 시퀀스 세트가 제공되며, 여기서 각각의 시퀀스는 특정 전송에서 사용된 패킷 유형에 대한 정보를 전달하는데 사용된다. 각각의 패킷 유형은 상이한 동기화 시퀀스에 대응한다. 5 개의 동기화 시퀀스는 표 1에 리스트되어 있다.
표 1 : 동기화 시퀀스 시간 지연 간격
시퀀스 번호 패킷 유형시간 지연
1 1[10, 6, 12, 9, 8, 5]2 2[4, 5, 14, 12, 11, 9]3 3[6, 4, 11, 13, 5, 10]4 4[8, 7, 4, 9, 5, 11]5 5[11, 5, 7, 9, 6, 6]
패킷 유형은, 예를 들면 상이한 데이터 레이트의 패킷들, ACK 패킷들 등의 패킷들에 대응한다. 상이한 동기화 시퀀스는 실시에 따라서 어떠한 유형의 정보 전달에도 사용될 수 있으며, 변조 또는 패킷 유형을 전달하는데 한정되지 않는다. 각각의 시퀀스에 대한 시간 지연은 50㎲의 배수로서 표현된다. 따라서, 시퀀스 #3에 있어서 제 3 및 제 4 심벌 사이에 삽입된 지연은 550㎲이다. 동기화 시퀀스의 총 존속 기간은 7 개의 심벌 존속 기간의 합 및 시간 지연의 합과 동일하다. 상기 임의의 시퀀스에 대한 시간 지연의 합은 64(즉, 4 UST 또는 3,200㎲)를 초과하지 않는다는 점에 주의하라. 따라서, 동기화 시퀀스에 대한 최대 존속 기간은 7 개의 심벌(UST)과 심벌간(intersymbol) 지연의 4 UST의 합으로 이루어진 11 UST이다.
갭은 0일 수도 있고 14보다 더 클 수도 있음에 주의하라. 또한, 획득 메커니즘은 임의의 유형의 신호를 사용하여 실시될 수도 있으며, 갭의 사용에 한정되지 않는다. 또한, 가변 길이의 심벌이 사용될 수도 있으며, 이것에 의해, 수신된 심벌의 부분에 대해서만 상관이 이루어진다. 즉, 전송된 심벌 전 또는 후에 에너지가 더해질 수도 있으며, 여기서 상관 길이는 고정된 채로 유지된다. 한편, 심벌들은 제로 시프트를 갖지 않고 회전될 수도 있다. 이 경우에, 회전은 심벌의 상관점을 이동시켜, 상관 값이 인가된 회전량에 비례하도록 감소되게 한다.
심벌 길이는 800㎲ 또는 256 위상 단위(즉, 상관 샘플)이므로, 동기화 시퀀스 시간 지연은 하기 표 2에 표시된 상관 위상 단위의 표현으로 표시할 수도 있다. 각각의 심벌 존속 기간은 256+(시간 지연*16) 위상 단위로 이루어지며, 여기서 시간 지연은 상기 표 1에 있다.
표 2 : 동기화 시퀀스 시간 지연 간격
시퀸스 번호 심벌 존속 기간
1 [416, 352, 448, 400, 384, 336]2 [320, 336, 480, 448, 432, 400]3 [352, 320, 432, 464, 336, 416]4 [384, 368, 320, 400, 336, 432]5 [432, 336, 368, 400, 352, 352]
송신기 내의 동기 심벌 갭 ROM은, 시간 지연, 심벌 존속 기간 또는 각각의 심벌의 존속 기간 및 각각의 심벌들 사이에 삽입되는 갭을 산출하는 임의의 다른 값을 저장하도록 구성될 수도 있다. 시간 지연, 심벌 존속 기간 등의 세트가, 전송될 각각의 고유한 동기화 시퀀스에 제공된다.
전술한 바와 같이, 동기화 시퀀스는 패킷 데이터가 송신되기 전에 각 패킷의 시작에서 전송된다. 동기화 시퀀스를 포함하는 예시적인 패킷의 포맷은 도 3에 도시되어 있다. 패킷(70)은, 패킷 시작에 동기화 시퀀스(72)를 포함하며, 패킷 헤더 필드(74), CRC8 에러 검사 값(76), 데이터 페이로드(78) 및 CRC16 에러 검사 필드(80)를 포함한다. 상세히 후술하는 바와 같이, 수신기 내의 획득 회로는 동기화 시퀀스 상에서 동기화를 획득하는 기능을 한다. 동기화가 이루어지면, 패킷 헤더부터 데이터 디코딩이 진행될 수 있다.
획득 및 동기화 회로를 갖는 수신기(Receiver with Acquisition and Synchronization Circuit)
본 발명에 따라 구축된 획득 및 동기화 회로를 포함하는 수신기의 예는 도 2에 도시되어 있다. 수신기(30)는 각 패킷 앞에 전송된 패킷 동기화 시퀀스의 시작 시에 데이터 디코딩 및 동기화의 획득을 수행한다. 채널 매체로부터 수신된 신호는, 수신기를 전력선 등에 인터페이스 연결하는 채널 결합 회로(32)에 입력된다. 그 다음에, 수신된 신호는 관심 대역에 대해 적절한 주파수 특성을 갖는 대역 통과 필터(BPF)(33)에 의해 필터링된다. 대역 통과 필터(BPF)는 확산 파형 내에 전송된 주파수 범위를 수신할 수 있을 정도로 넓다. 필터의 출력은 1 비트 A/D 변환기(34)로 입력된다. A/D 변환기는 적절한 샘플링 주파수에서 클로킹된(clocked) 샘플러와 함께 비교기를 포함할 수도 있다.
A/D 변환기의 출력은 2 입력 멀티플렉서(mux)(36) 중 하나에 입력된다. 멀티플렉서의 출력은 시프트 레지스터(38)로 입력된다. 예를 들면, 시프트 레지스터의 길이는 각각 256 비트이다. 시프트 레지스터의 출력은 상관기(40)에 입력된다. 상관기는 확산 파형 패턴을 인식하는 기능을 하는 매칭형 필터를 사용하여 실시된다. 확산 파형 패턴은 상관기 내에서 템플릿으로 저장되며 수신된 신호로부터 확산 파형의 존재를 검출하는데 사용된다. 시프트 레지스터의 직렬 출력은 멀티플렉서의 제 2 입력으로 돌아간다. 멀티플렉서 선택 출력은 제어기(54)에 의해 출력된선형/순환 제어 신호에 의해 제어된다.
상관기 회로는 선형 모드 또는 순환 모드에서 동작할 수 있다. 획득 및 동기화에 있어서, 상관기는 동작의 선형 모드에서 동작하도록 설정된다. 선형 모드 동작에서, 멀티플렉서는 시프트 레지스터에 대한 입력으로서 A/D 변환기의 출력을 선택하도록 설정된다. A/D 변환기의 각각의 비트 출력은 시프트 레지스터로 클로킹되고 시프트 레지스터의 병렬 출력은 상관기로 입력된다. 상관기 내에서, 상관기에 입력되는 각각의 비트는 템플릿으로부터 대응하는 비트만큼 배가된다. 모든 256 결과(product)가 합쳐져서 상관기의 출력(62)을 형성한다.
선형 상관의 출력은 I2+Q2유형의 에너지 검출기로서 기능하는 상관 피크 프로세서(58)에 입력된다. 상관 피크 프로세서의 기능은, 최대 상관 피크에 대한 UST 주기에 대해 검색을 수행하는 것과, 이로부터 신호(66)를 발생하는 것과, 심벌 클록(68)을 발생하는 것과, 심벌 클록(68)을 발생하는 것과, 캐리어의 존재를 검출하는 것과, 이로부터 캐리어 검출(CD) 신호(64)를 발생하는 것을 포함한다. CD 신호는 상관의 결과로부터 유도되고, 상관 결과가 임계치를 초과하면 선언된다.
피크 프로세서의 출력 신호(66)는 획득 프로세서 회로(50)에 입력된다. 획득 프로세스는 상관 피크 데이터를 수신하여, 임의의 적절한 메모리 수단, 예를 들면 RAM 등을 포함하는 메모리 테이블(44) 내에 저장하는 기능을 한다. 마찬가지로, 상관 피크의 위치는 메모리 테이블(46) 내에 저장된다. 동기 시퀀스 템플릿 메모리(예를 들면, ROM 등)(48)는 하나 이상의 시간 지연 또는 심벌간 갭 세트를저장하며, 여기서 각각의 세트는 상이한 동기화 시퀀스에 대응한다. 획득프로세스는 보다 상세히 후술한다.
동기화가 이루어지면, 제어기는 상관기의 동작 모드를 순환 상관으로 절환하며, 여기서 시프트 레지스터의 내용이 로딩되어 완전한 UST 사이클 동안 순환적으로 이동된다. 최대 상관 피크를 산출하는 시프트는 데이터 디코드 회로(52)에 의해 디코딩되고, 이로부터 수신 데이터가 출력된다. 수신은 획득 프로세서의 동기화 신호(60) 출력으로부터의 수신 신호 내에 심벌들(즉, UST)의 위치에 대한 정보를 갖고 있으며 제어기에 의해 사용되어 적절한 타이밍을 순환 상관 프로세스에 제공한다.
획득 및 동기화 메커니즘(Acquisition and Synchronization Mechanism)
본 발명의 획득 및 동기화 메커니즘에 따르면, 수신된 신호의 상관은 전체 동기화 시퀀스와 행해진다. 그러나, 동기화 시퀀스와 수신된 신호의 상관은 획득 프로세서(50)에 의해 선형 상관기(40)로부터 출력된 신호에 적용된다. 도 4에 도시된 동기화 시퀀스 전송 신호의 형태로 수신된 신호를 처리하면, 복수의 피크를 포함하는 선형 상관기로부터의 출력 신호가 산출되고, 이것에 의해 피크들 사이의 거리는 각각의 동기화 시퀀스의 심벌들 사이에 주입된 시간 지연들에 대응한다. 피크들 사이의 이 거리는 256 위상 단위 더하기 전송을 발생하는데 사용된 특정 동기화 시퀀스 템플릿에 의해 정의된 지연과 같다. 따라서, 획득 프로세서의 주 기능은 이들의 각각의 정확한 위치 내의 상관 피크를 찾아내고, 매칭 피크의 수를 결정하고, 동기화를 선언할 지의 여부를 결정하는 것이다. 즉, 획득 프로세서는 전송이 현재 수신되고 있는 지의 여부, 및 수신되고 있다면 패킷의 나머지를 디코딩을 진행할지의 여부를 결정한다.
도 4의 동기화 시퀀스에 응답하여 발생된 대응 상관 피크가 도 5에 도시되어 있다. 도시된 동기화 시퀀스는 상기 표 1 및 2의 시퀀스 번호 2에 대응한다. 선형 상관기를 통해 시퀀스 번호 2의 전송 신호를 통과시키면, 시퀀스 번호 2에 따른 거리만큼 떨어져 있는 상관 피크의 시퀀스가 발생한다. 따라서, 여섯 개의 갭 또는 심벌 간격 시간 지연은 시퀀스 번호 2에 대한 표 2의 갭 또는 심벌 간격 시간 지연에 대응한다.
데이터 디코딩이 시작되는 동기화 포인트는 수직 화살표로 도시되어 있는 마지막 피크 다음에 500㎲(즉, 160 위상 단위)가 취해진다. 선형으로부터 순환 상관으로의 스위칭 포인트는 마지막 상관 피크 후에 1300㎲ 약간 늦게 발생한다. 1300㎲ 시간은 동기화 시퀀스의 마지막 심벌의 수신 시간(즉, 상관 피크의 위치)과 데이터의 첫 번째 심벌(즉, 800㎲)이 뒤따르는 피크 뒤의 500㎲ 지연의 합으로부터 정의된다. 순환 상관은 첫 번째 데이터 심벌이 시프트 레지스터로 클로킹된 후에만 시작된다.
각각의 고유한 동기화 시퀀스는 7 개의 상관 피크가 위치할 것으로 예상되는 장소를 결정한다. 피크들 사이의 6 개의 사전 정의된(즉, 예상된) 거리는 송신기와 수신기 모두 내의 동기 시퀀스 갭 템플릿 내에 저장된다. 따라서, N 개의 심벌을 포함하는 동기화 시퀀스에 있어서, N-1 개의 거리 차가 동기 시퀀스 갭 템플릿에 저장된다. 동기화 시퀀스의 최대 길이는 11 UST에 대응하는 2704 위상 단위이다. 따라서, 수신된 신호에 인가되는 상관 윈도우의 수는 11이다. 상관 윈도우라는 용어는 심벌 시간 또는 UST로서 정의된다. 대안적으로 상관 윈도우가 UST보다 더 작거나 크도록 선택될 수도 있다. 예를 들어, 최소 갭 사이즈가 0이면, 상관 윈도우는 UST보다 더 작을 것이다.
다음은 획득 메커니즘에 대해 상세히 설명한다. 단지 설명을 위해, 상관 피크의 시퀀스를 산출하는 샘플 수신 신호가 사용된다. 도 4의 동기화 시퀀스 전송 신호에 대응하는 샘플 수신 신호에 응답하여 선형 상관기의 출력을 나타내는 도표가 도 6에 도시되어 있다. x 축을 따른 틱(tick)은 11 개의 UST 윈도우에 대응한다. 각각의 틱은 PK#1 내지 PK#7의 라벨이 붙어 있으며, PK#7은 PK#1보다 시간적으로 더 늦게 발생된다.
획득 메커니즘은 동기화 시퀀스 심벌 갭 템플릿의 시간 지연에 따라서 계산된 예상 위치에 대해 각각의 수신된 상관 피크의 위치를 비교하도록 동작한다. 예상 위치는, 그것이 정확한 위치라고 가정하면, 마지막으로 수신된 상관 피크를 참조하여 계산된다. 예를 들면, PK#6의 예상 위치는 수신된 상관 PK#7의 위치로부터 갭 템플릿의 갭 #6을 공제함으로써 계산된다. 이 거리는 참조번호 90으로 표현된다. 마찬가지로, PK#5의 예상 위치는 PK#7의 위치로부터 갭 #5 및 #6의 합을 공제함으로써 계산된다(거리 92). PK#4의 예상 위치는 PK#7의 위치로부터 갭 #4, #5 및 #6의 합을 공제함으로써 유사하게 계산된다(거리 94). 이런 방식으로, 피크 PK#1 내지 PK#6의 예상 거리가 계산된다. 충분한 수의 매칭 피크가 발견되면 동기화가 선언된다. 동기화가 발견되지 않으면, 상기 알고리즘은 이전의 피크(즉, PK#6)가 정확하다는 가정을 반복하고, PK#4 때까지 계속한다.
도 7a 및 7b에는 본 발명의 획득 방법을 예시한 흐름도가 보다 상세하게 도시되어 있다. 선형 상관기의 각각의 새로운 상관 피크 출력에 대하여, 피크의 위치 및 값은 메모리 내의 테이블 내에 저장된다(단계 100). 이들 두 테이블 각각은 동기화 시퀀스의 길이를 위한 가능한 11 개의 UST 윈도우에 각각 대응하는 11 개의 개체를 저장할 정도로 충분히 크다. 처음에, 상기 알고리즘은 적어도 11 개의 윈도우가 지나기 전에 시작되지 않는다.
상기 알고리즘은 정확한 위치에 있다고 가정되는 마지막으로 수신된 상관으로 시작한다(단계 102). 이하에 제시된 예에서, PK#7은 정확한 위치 내에 있다고 가정한다. 각각의 다른 상관 피크에 대하여(즉, 피크 PK#6 내지 PK#1), 각 피크의 예상 위치는, 시퀀스 내의 그 심벌에 대해 템플릿 내에 저장된 갭을 사용하여 마지막으로 수신된 피크(즉, PK#7)를 참조하여 계산된다(단계 104). 시퀀스 내의 더 이른 피크들의 예상 위치는 마지막으로 수신된 피크의 위치로부터 더 이른 피크와 마지막으로 수신된 피크 사이에 거리를 형성하는 템플릿 내에 저장된 개별 갭의 합을 공제함으로써 계산된다. 이 결과가 음이면, 윈도우 길이(즉, 1 UST 또는 256 위상 단위)가 수신된 상관 피크의 위치에 더해진다. 이것은 상관 피크가 모든 윈도우 주기에서 수신되지 않은 경우를 보상한다. 상관 피크의 위치는 수신되는 특정 윈도우에 대해 측정되므로, 음의 결과는 적어도 하나의 윈도우 UST가 통과했음을 나타내는데, 여기서 상관 피크는 수신되지 않았다.
그러면, 상관 피크의 예상 위치는 실제 수신된 상관 피크의 위치와 비교된다(단계 106). 그러면, 동기화 시퀀스 갭 템플릿으로부터 유도된 상관 피크의 예상(즉, 기대) 위치(PEXP)는 수신된 상관 피크(PREC)의 위치로부터 공제된다(단계 108). 차가 사전 정의된 델타 내에 있으면, 매칭이 선언되고(단계 110) 카운터(num_matches)가 증가한다. 상관 피크의 값이 피크 값 임계치를 초과하면(단계 130), num_high_peak 카운터가 증가한다(단계 132). 차이가 사전 정의된 임계치 내에 없으면, 미스매치가 선언되고 미스매치의 수가 또한 추적된다(단계 112). 델타는 예상 위치의 어느 한 방향, 예컨대 좌 또는 우측으로 취해질 수도 있는데, 본 명세서에 제시된 실시예에서는 델타는 예상 위치의 좌측으로만 취해진다. 본 명세서에 제시된 예에서 델타의 값은 8 위상 단위이다. 델타에 대한 다른 값들 또한 실시에 따라서 사용될 수도 있다.
매칭이 존재하면, 계산, 비교, 및 결정 단계가 각각의 나머지 상관 피크에 대해 반복된다(단계 114). num_peak가 7 개의 동기화 시퀀스 심벌과 같은 경우의 예에서, 상기 프로세스는 피크 PK#6 내지 PK#1에 대해 6회 반복한다. 모든 피크에 대한 처리가 완료되면, num_matches가 num_matches_thresh보다 더 큰 경우에 동기화가 선언된다(단계 116). 이 예에서, 6 개 중 4 개 이상의 매치가 발견되면, 즉, num_matches_thresh=3인 경우에 동기화가 선언된다. (1) num_matches=num_matches_thresh(예를 들면, 매칭의 수가 3)인 경우와 (2) 매칭 피크의 절반이 임계치보다 큰 상관 값을 갖는 경우(예를 들면, num_high_peaks가 3인경우) 동기화는 또한 경계선에서 선언된다.
동기화가 선언되면, 동기화의 시점은 후술하는 바와 같이 계산된다(단계 134). 동기화 특성 인자 또한 계산된다(단계 136). 막 계산된 동기화 특성이 이전에 계산된 동기화 특성보다 우수하다면(단계 138), 이전의 동기화 포인트가 탈락되고(drop) 현재의 동기화 포인트로 반복이 계속된다(즉, 획득 프로세스 계속)(단계 140).
동기화가 발견되지 않으면(단계 116), 마지막으로 수신된 피크에 대응하는 심벌이 에러로 수신되었다고 가정하고(단계 118), 상기 알고리즘이 반복하며 매칭 피크를 탐색한다. 제시된 예에서, PK#7에 대응하는 심벌은 에러로 수신되었다고 가정되며, PK#6은 마지막으로 수신된 피크로 간주되어 정확한 위치에 있다고 가정한다. 그 다음에 PK#5 내지 PK#1에 대한 예상된 위치가 PK#6에 대해 계산되며 대응하는 수신된 피크 위치와 비교된다. 이전의 루프에서와 같이, 동기화에 대한 동일한 기준이 여기서도 적용된다. 동기화가 발견되지 않으면, 다음 반복은 PK#7 및 PK#6이 에러로 수신되었다고 가정하고, 뒤이은 마지막에서는 PK #7, PK#6 및 PK#5가 에러로 수신될 것으로 가정된다.
피크 #(num_peaks-num_matches)까지 반복이 계속된다. 마지막 반복, 즉 이 예에서는 PK#4가 마지막으로 수신된 피크로 간주된 후에(단계 120), 동기화가 발견되지 않으면, PK#7이 다시 마지막으로 수신된 피크로 간주되고, 그 위치는 하나의 위상 단위에서 우측으로 이동된다(단계 122). 마지막으로 수신된 피크 또는 피크 #(num_peaks), 즉, 이 예에서는 PK#7에 대해 새로운 위치로 알고리즘이 반복된다.동기화가 발견되지 않으면, 마지막으로 수신된 피크의 위치는 부가적인 위상 단위에서 우측으로 이동되고, 상기 알고리즘이 반복된다. 피크 위치의 이동은 델타 위상 단위까지 지속된다(단계 124).
하나의 위상 단위를 우측으로 이동하는 것은 시간 축 상에서의 진행을 나타내며(즉, 시간 상 나중), 하나의 위상을 좌측으로 이동하는 것은 시간 축 상에서의 반복을 나타낸다(즉, 시간 상 이전).
예상 위치와 예상 위치의 좌측으로의 수신 위치 간의 차에 대한 허용된 델타와 함께 우측으로의 델타 위상의 이 시프트는 상관 피크의 위치 내에서 +/- 델타 허용오차를 제공하며 +/- 델타/2와 등가의 오경보율(false alarm rate)을 얻는다는 장점이 있다. 한편, 오경보율은 델타를 제한하는 것보다 상관에 대한 어떠한 폭을 허용함으로써 감소될 수도 있다.
마지막으로 수신된 상관 피크의 위치 이동 후에도 동기화가 여전히 발견되지 않으면, 상기 알고리즘은 상이한 동기화 시퀀스를 이용하여 반복된다(단계 126). 따라서, 수신된 상관 피크의 예상된 위치는 테스트되는 동기화 시퀀스의 동기화 시퀀스 갭 템플릿과 관련된 상이한 시간 지연을 이용하여 계산된다. 상기 알고리즘은, 모든 동기화 시퀀스가 테스트될 때까지 반복된다(단계 128). 동기화가 아직 발견되지 않으면, 상기 알고리즘은 다시 시작되며, 발생될 새로운 상관 피크를 기다린다.
num_peaks의 값은 원하는 감도의 레벨에 따라서 변할 수도 있다. num_peaks가 낮을수록, 잡음에 대한 획득의 감도는 더 높아지며, 그 역도 성립한다.
또한 전술한 방법에서, 상관 피크는 최대 선형 상관 값을 찾아냄으로써 확인된다. 한편, 심벌 단위로(또는 피크 단위로)가 아니라 전체 수신 시퀀스에 대해 검색이 이루어질 수 있다. 전체 시퀀스는 피크가 예상되는 장소 및 피크의 예상 위치 내에 델타를 포함하는 신호 트레인(signal train)이 구축되는 장소에 대해 검사된다. 따라서, 전체 11 UST에 걸쳐서 한번에 검색이 이루어진다.
본 발명은 동기화 특성 측정 유형에 한정되지 않는다. 임계치를 초과하는 피크의 수를 계수하는 동기화 특성 측정은 예로서 제시된다. 한편, 예상 위치에서의 상관 값은 함께 합산되어, 모든 7개의 상관의 합이 임계치와 비교될 수 있다.
동기화 포인트의 동조(Tuning of the Synchronization Point)
후술하는 바와 같이, 동기화 포인트는 동기화가 선언되면 계산된다. 획득 메커니즘의 주 목적 중 하나는 실제 패킷의 시작을 정의하는 동기화 포인트를 결정하는 것이다. 이 점에서, 선형으로부터 주기적으로 변하는 수신된 신호와 데이터의 상관이 디코딩되기 시작한다. 사용된 변조의 유형에 따라서, 코드북 내의 두 개의 연속하는 심벌 사이의 거리는 비교적 작을 수도 있다. 예를 들면, 심벌마다 6 비트를 전송하는 DCSK 변조를 고려하면, 연속하는 심벌들 사이의 거리는 단지 4 개의 위상 단위이다. 따라서, 동기화 포인트의 위치는, 동기화 포인트 내의 단지 2 위상 단위의 시프트가 동기화 에러 및 전체 패킷의 손실로 이어질 수 있기 때문에 충분한 정확도로 결정되어야 한다. 잘못된 동기화 포인트는 디코딩된 모든 심벌들이 코드북 내의 한 위치만큼 시프트되게 하여 에러 정정 코드에 의해 정정될수 없는 모든 심벌들에 대해 정확하지 않은 디코딩을 하게 된다.
마지막으로 수신된 상관 피크의 위치는 델타 위상 단위의 거리를 변경할 수 있으므로, 동기화 포인트 또한 델타 위상 단위의 거리를 변결할 수 있다. 따라서, 본 발명에 따르면, 예상 피크 위치와 수신된 피크 위치가 매칭될 경우, 예상 피크 위치와 수신된 피크 위치 사이의 차에 대한 정보는 동기화 포인트를 결정하는데 사용된다. 동기화 포인트의 최종 동조는 다음과 같은 피크를 매칭시키는 차이의 평균을 사용하여 이루어진다.
(1)
여기서, sync_pt는 동조되지 않은 동기화 포인트이다. 따라서, 매칭 피크에 적용된 시프트의 평균이 계산되어 계산된 동기화 포인트에 가산된다. 동조되지 않은 동기화 포인트는 마지막으로 수신된 상관 피크의 위치를 포함하며, 여기서 동기화는 후술하는 바와 같이, +1300㎲로 선언되었다.
동기화 특성 인자(Synchronization Quality Factor)
본 발명에 따르면, 동기화가 선언될 때마다 동기화 특성 인자가 계산된다. 특성 인자는 다음과 같이 정의된다.
sync_quality_factor=num_matches+num_high_peaks(2)
따라서 상기 특성 인자는 매칭 수와 상관 값이 임계치(예를 들면, 최대 255중 15)보다 더 큰 상관 위치 내의 상관 피크의 수의 합이다. 따라서, 7 개의 심벌의 동기화 시퀀스에 대하여, 특성 인자의 범위는 0 내지 12이다.
획득 알고리즘에 따르면, 획득 위상은 패킷 헤더의 끝에서 CRC8의 수신 때까지 계속된다. CRC8이 정확하면, 획득은 종료된다. CRC8이 에러를 발생하면, 획득은 계속된다. 동기화가 선언된 후에 획득이 진행 중이면, 이전의 특성 인자보다 더 높은 특성 인자로 새로운 동기화가 선언되며, 이전에 수신된 패킷은 탈락되고 수신기는 즉시 현재의 패킷을 수신하기 시작한다.
동기화가 선언된 후에 CRC8의 수신 때까지 획득을 계속하기 위해, 두 세트의 하드웨어가 요구된다. 실시에 따라서, 한 세트의 하드웨어가 사용될 수도 있는데, 이 경우에는 공칭 속도의 2배로 클로킹된다.
동기화에 대한 표준(Criteria for Synchronization)
본 발명의 획득 및 동기화 메커니즘은, 동기화 선언에 대한 표준이 그 경우가 발생하지 않는 것을 보장하도록 구성되며, 이에 따라 동기화가 이루어지지 않는 동안 패킷 내의 에러가 발생된 데이터가 정정될 수 있다. 즉, 동기화 알고리즘은 데이터 수신보다 더 신뢰할 수 있도록 설계된다. 사용된 에러 정정 코딩이 7 개 중에서 2 내지 3 개의 에러가 발생된 심벌을 정정할 수 있는 경우의 예에서, 획득 알고리즘이 더 신뢰할 수 있는 것이 바람직하다.
동기화 시퀀스가 7 개의 심벌을 포함한다고 가정하면, 동기화 선언에 대한 표준은 4 개의 정확하게 수신된 심벌이다. 따라서, 7 개 중 3 개의 에러가 발생된심벌이 허용되고, 데이터가 정정될 수 있지만 동기화는 얻어질 수 없는 상황이 발생하지 않도록 방지된다.
또한, 잡음으로부터 동기화의 충분히 낮은 가능성을 얻기 위해, 동기화 시퀀스는, 낮은 사이드 피크(즉, 하나의 동기화 시퀀스 내에 단지 2 개의 동일한 지연)를 갖는 각 시퀀스에 높은 자동 상관 기능을 제공하도록 선택된 시간 지연을 사용하여 구축된다.
따라서, 잡음으로 인한 동기화의 가능성을 최소화하기 위해, 상관 피크의 값은 부가적인 표준으로서 사용된다. 특히, 임의의 세 개의 매칭의 경우에, 4 개의 피크 중 3 개의 상관 값이 사전 정의된 임계치를 초과하면, 동기화가 선언되고, 그렇지 않으면 동기화는 잡음에 의한 것으로 간주된다.
또한, 다른 동기화 시퀀스로부터 충분히 낮은 동기화 가능성을 얻기 위해, 동기화 시퀀스는 각 쌍의 시퀀스에 낮은 교차 상관 기능을 제공하도록 선택된 시간 지연을 사용하여 구축된다(즉, 하나의 시퀀스 내의 연속하는 지연들의 합 또는 지연과 다른 시퀀스 내의 지연들의 합 또는 지연 사이의 매칭의 수가 최소가 되어야 한다).
다른 시퀀스로부터의 동기화의 가능성을 최소화하기 위해, 상관 피크의 최소 값이 부가적인 표준으로서 사용된다. 특히, 임의의 세 개의 매칭(즉, 7 개 중 3 개의 에러가 발생한 심벌)의 경우에, 4 개의 미스매칭의 상관 피크의 값이 검사된다. 에러 내의 피크가 임계치(예를 들면, 최대 255 중 30)보다 더 큰 상관 값을 가지면, 다른 동기화 시퀀스로부터의 피크로 인한 것으로 간주되고 동기화의 선언이 거부된다.
획득 메커니즘을 포함하는 스테이션(Station Incorporating the Acquisition Mechanism)
본 발명의 동기화 시퀀스 발생기 및 획득 및 동기화 회로는 스테이션, 네트워크 노드, 모뎀 등과 같은 통신 트랜시버 내에 포함될 수도 있다. 하나의 응용예는 전력선 매체 상에서의 통신에 있어서 채택된 디지털 모뎀에 있다. 모뎀은 100-400 kHz 대역(미국) 또는 95-125 kHz 및 20-80 kHz 대역(유럽)을 이용한다. 사용된 변조는 DCSK이고 모뎀은 적절한 대역에서 확산 스펙트럼 변조된 신호를 사용하여 유니캐스트, 브로드캐스트 및 멀티캐스트 전송이 가능하다. 전송된 각각의 패킷은, 수신기가 확산 파형(가중첩(chirp), PN 시퀀스 등)에 대해 동기화하도록 허용하는 동기화 시퀀스를 포함하며, 순환적으로 시프트된 데이터 확산 파형으로 변조된 패킷 데이터가 뒤따른다. 전술한 바와 같이, 동기화 시퀀스는 선형 상관기를 통해 처리되는 반면에, 데이터는 순환 상관을 사용하여 디코딩된다.
도 8은 본 발명의 획득 및 동기화 메커니즘을 수행하도록 구성된 송신기 및 수신기 회로를 포함하는 스테이션의 일실시예를 도시한 블록도이다. 스테이션(150)은, 독립적으로 동작할 수 있거나 또는 통신 기능을 수행하는(즉, MAC 기능을 포함하는 OSI 스택 프로토콜을 실시하는) 스위치, 라우터, 허브, 광대역 모뎀, 케이블 모뎀, PLC 기반의 모뎀 등과 같은 네트워크 디바이스 내에 포함될 수도 있는 스테이션을 나타낸다. 상기 스테이션은, 자신과 통신하는 정적, 동적,휘발성 및/또는 비휘발성 메모리(도시되지 않음)와 관련된 애플리케이션 프로세서(166)를 포함한다. 애플리케이션 프로세서는 또한 호스트 인터페이스(168)를 통해 호스트 디바이스(170)와 통신한다. 호스트는 하나 이상의 네트워크를 통해 통신하도록 구성될 수도 있다.
스테이션은, 스테이션을 공유된 매체(152)와 인터페이싱하는 매체 결합 회로(154)를 포함한다. 송신 회로(156)는 MAC로부터의 전송을 위해 데이터를 수신하며, 데이터를 심벌들로 인코딩하는 기능을 하며, 이들 심벌은 그 후에 변조되어 매체를 통해 전송된다. 송신 회로는 또한 본 발명에 따라서 구축된 동기화 시퀀스 발생기(158)를 포함하는데, 이 발생기는 각각의 패킷의 시작에서 전송된 동기화 시퀀스를 발생하는 기능을 한다.
송신 회로(156) 및 수신 회로(160)는 매체 결합 회로를 통해 매체를 통해 통신한다. Rx 회로는 수신된 신호를 상관시키고 디코딩하는 기능을 하며, 이로부터 수신된 출력 데이터를 발생하는 기능을 한다. 수신 회로는 또한, 본 발명에 따라 구축된 획득 및 동기화 회로(162) 및 상관 피크 프로세서(161)를 포함한다.
매체 액세스 제어기(MAC)(164)는, 한편으로는 전송 데이터를 송신 회로로 전송하고, 수신 회로로부터 수신데이터를 입력한다. 프로세서 측에서는, 상기 MAC가 애플리케이션 프로세서와 인터페이스 연결한다. MAC는 공지되어 있는 매체 액세스 제어 기술을 이용하여 임의의 적절한 레이어 2(즉, 링크층)를 실시하도록 구성되어 있다.
획득 및 동기화 메커니즘은 하드웨어 또는 소프트웨어로 실시될 수도 있다.소프트웨어 실시는 자기 디스크, 플로피 디스크, 플래시 메모리 카드, EEROM 기반의 메모리, 버블 메모리 저장 장치, RAM 저장 장치, ROM 저장 장치 등과 같은 컴퓨터 판독 가능 매체 상에 상주하도록 구성될 수도 있다. 소프트웨어는 또한, 전체적으로 또는 부분적으로 컴퓨터 시스템의 프로세서 내의 펌웨어 또는 정적 또는 동적 주 메모리 내에 상주할 수도 있다. 프로세서는 마이크로콘트롤러, 마이크로 컴퓨터, 마이크로프로세서, 디지털 신호 처리기(DSP), FPGA 코어, ASIC 코어 등을 포함하는 임의의 적절한 처리 수단을 포함할 수도 있다. 특히, 소프트웨어는, 프로세서에 의해 실행될 때 컴퓨터 시스템이 후술하는 획득 및 동기화 메커니즘을 수행하게 하는 일련의 인스트럭션들을 포함한다.
다른 실시예에서, 본 발명은, 집적 회로, 특히 ASIC(Application Specific Integrated Circuit), FPGA(Field Programmable Gate Array) 또는 칩 셋, 무선 모뎀 실시, 전력선 모뎀 실시, 스위칭 시스템 제품 및 전송 시스템 제품으로, 전술한 방법 및 장치의 실시에 적용될 수도 있다. 소프트웨어 및 하드웨어의 조합 또한 구현될 수 있으며, 전자는 복잡한 동작을 수행하고, 후자는 시간 결정적 동작(time-critical operation)을 수행한다.
본 명세서의 목적을 위해, 스위칭 시스템 제품이란 용어는 PBX(private branch exchanges)와, 가입자들, 톨/탠덤(toll/tandem) 스위칭 센터 및 광대역 에지 스위치 또는 액세스 멀티플렉서에 의해 공급되며 신호 전송과 관련된 서비스 제공자의 네트워크의 중앙에 위치한 광대역 코어 스위치들을 상호 접속하는 센트럴 오피스 스위칭 시스템(central office switching system)과, 지원시스템 서비스를의미하는 것으로 받아들이면 된다. 전송 시스템 제품이란 용어는 루프 시스템과 같은 네트워크와 가입자들을 상호접속하기 위해, 그리고 광역에 걸친 서비스 제공자의 스위칭 시스템과, 관련 신호 전송 및 지원 시스템 및 서비스 사이의 멀티플렉싱, 집성 및 전송을 제공하는, 서비스 제공자에 의해 사용된 제품을 의미하는 것으로 받아들이면 된다.
첨부한 청구범위는 본 발명의 사상 및 범주 내의 본 발명의 모든 그러한 특징들 및 이점들을 커버한다. 수많은 변형 및 변경들이 당업자들에 의해 쉽게 이루어질 수 있으며, 본 발명은 본 명세서에 개시된 실시예의 한정된 수에 한정되지 않는다. 따라서, 모든 적절한 변화들, 변경들 및 유사한 것들이 본 발명의 사상 및 범주 내에 속한다는 것에 주의하라.

Claims (76)

  1. 사전 정의된 동기화 시퀀스 템플릿(template)에 따라서 발생된 복수의 심벌을 포함하는 패킷 신호의 시작 시에 동기화를 획득하는 방법에 있어서,
    수신 신호를 상관시켜 복수의 수신된 상관 피크를 발생하는 단계와,
    상기 사전 정의된 동기화 시퀀스 템플릿에 따라서 각각의 수신된 상관 피크의 예상 위치를 계산하는 단계와,
    상기 예상 위치에서 상관 특성(correlation quality)을 판정하는 단계와,
    상기 상관 특성을 평가하고, 상기 평가가 사전 결정된 기준(criteria)을 초과하면 동기화를 선언하는 단계를 포함하는 동기화 획득 방법.
  2. 제 1 항에 있어서,
    상기 상관 특성은 상기 수신된 상관 피크의 높이 및 상기 예상 위치로부터 각각의 상기 수신된 상관 피크의 거리에 따라서 결정되는 동기화 획득 방법.
  3. 제 1 항에 있어서,
    상기 상관 특성은, 상기 수신된 상관 피크의 위치가 상기 대응하는 예상 위치의 사전 결정된 거리 내에 있는 경우에 매칭(match)으로 설정되고, 그 외의 경우에는 비매칭(no match)으로 설정되는 동기화 획득 방법.
  4. 제 3 항에 있어서,
    상기 사전 결정된 기준은 임계치를 초과하는 매칭의 수를 포함하며, 상기 임계치는 상기 상관 피크의 높이의 함수로 설정되는 동기화 획득 방법.
  5. 제 1 항에 있어서,
    상기 상관 특성을 판정하는 단계는, 상기 예상 위치에서의 값을 결정하고, 상기 평가 단계는 상기 상관 특성 값을 합산하는 단계를 포함하는 동기화 획득 방법.
  6. 제 1 항에 있어서,
    획득과 관련된 정보가 전송된 심벌들 사이의 사전 결정된 지연 또는 갭 내에서 전달되는 동기화 획득 방법.
  7. 제 1 항에 있어서,
    각각의 상기 복수의 심벌은 제로 시프트된 코드 시프트 키잉(CSK; code shift keying) 변조 심벌을 포함하는 동기화 획득 방법.
  8. 제 1 항에 있어서,
    상기 상관 단계는 상기 수신 신호에 대한 선형 상관을 행하는 단계를 포함하는 동기화 획득 방법.
  9. 제 1 항에 있어서,
    송신기에 의해 송신된 상기 사전 정의된 복수의 심벌은 각각의 심벌 다음에 삽입된 사전 정의된 지연을 갖는 7 개의 제로 시프트 심벌을 포함하는 패킷 동기화 시퀀스의 시작을 포함하는 동기화 획득 방법.
  10. 제 1 항에 있어서,
    상기 각각의 수신된 상관 피크의 위치는 테이블에 저장되는 동기화 획득 방법.
  11. 제 1 항에 있어서,
    상기 사전 정의된 동기화 시퀀스 템플릿은 테이블에 저장되는 동기화 획득 방법.
  12. 제 1 항에 있어서,
    상기 사전 결정된 거리는 각각의 수신된 상관 피크의 좌측에 복수의 위상 단위를 포함하는 동기화 획득 방법.
  13. 제 1 항에 있어서,
    상기 임계치는 대부분의 상기 복수의 심벌을 포함하는 동기화 획득 방법.
  14. 제 1 항에 있어서,
    마지막으로 수신된 상관 피크의 위치는 정확한 것으로 추정되는 동기화 획득 방법.
  15. 제 1 항에 있어서,
    상기 예상 위치는 마지막으로 수신된 상관 피크에 대해 계산되는 동기화 획득 방법.
  16. 제 1 항에 있어서,
    마지막으로 수신된 상관 피크 이전의 상관 피크가 정확하다고 추정하는 단계와,
    상기 계산 단계 및 비교 단계를 반복하는 단계를 더 포함하되,
    상기 예상 위치는 마지막으로 수신된 상관 피크 이전에 대해 계산되는 동기화 획득 방법.
  17. 제 1 항에 있어서,
    상이한 동기화 시퀀스 지연 템플릿과의 매칭을 탐색하는 중에, 상기 계산 단계, 판정 단계 및 평가 단계를 반복하는 단계를 더 포함하는 동기화 획득 방법.
  18. 제 1 항에 있어서,
    상기 매칭의 수가 경계에 있는 경우, 각각의 매칭 상관 피크의 값의 합이 피크 값 임계치를 초과하는 경우에만 동기화가 선언되는 동기화 획득 방법.
  19. 제 1 항에 있어서,
    동기화 포인트를 상기 예상 위치 및 각각의 매칭 상관 피크의 상기 수신된 상관 피크의 위치 사이의 차의 평균의 함수로서 결정하는 단계를 더 포함하는 동기화 획득 방법.
  20. 제 1 항에 있어서,
    동기화 특성 인자를 계산하는 단계를 더 포함하고,
    이것에 의해 관련된 보다 높은 동기화 특성 인자를 갖는 새로운 패킷을 수신한 경우에 수신기가 사전에 수신되는 상기 패킷을 탈락시키고 즉각 상기 새로운 패킷을 수신하는 동기화 획득 방법.
  21. 제 1 항에 있어서,
    상기 방법은 ASIC(Application Specific Integrated Circuit)으로 실시되는 동기화 획득 방법.
  22. 제 1 항에 있어서,
    상기 방법은 FPGA(Field Programmable Gate Array)로 실시되는 동기화 획득 방법.
  23. 패킷 동기화 시퀀스의 시작을 발생하는 방법에 있어서,
    상기 동기화 시퀀스에서 전송될 복수의 N 개의 심벌을 발생하는 단계와,
    N-1 개의 사전 결정된 신호를 발생하는 단계와,
    상기 동기화 시퀀스 내의 각각의 제 1 N-1 개의 심벌 다음에 상기 N-1 개의 사전 결정된 신호 중 하나를 삽입하는 단계를 포함하고, N은 양의 정수인 방법.
  24. 제 23 항에 있어서,
    상기 사전 결정된 신호는 시간 지연 또는 전송 갭을 포함하는 방법.
  25. 제 23 항에 있어서,
    N은 7인 방법.
  26. 제 23 항에 있어서,
    상기 N-1 개의 사전 결정된 신호는 비교적 높은 자동 상관 특성을 갖는 동기화 시퀀스를 산출하도록 선택되는 방법.
  27. 제 23 항에 있어서,
    복수의 동기화 시퀀스를 발생하는 단계를 더 포함하되,
    각각의 동기화 시퀀스는 시간 지연을 포함하는 고유한 N-1 개의 사전 결정된 신호 세트에 대응하고, 각각의 N-1 개의 시간 지연 세트는 동기화 시퀀스들 사이의 교차 상관(cross correlation)을 최소화하도록 선택되는 방법.
  28. 제 23 항에 있어서,
    복수의 동기화 시퀀스를 발생하는 단계를 더 포함하되,
    각각의 동기화 시퀀스는 상이한 패킷 유형에 대응하는 방법.
  29. 제 23 항에 있어서,
    상기 각각의 심벌은 제로 시프트된 코드 시프트 키잉 변조 심벌을 포함하는 방법.
  30. 제 23 항에 있어서,
    상기 방법은 ASIC(Application Specific Integrated Circuit)으로 실시되는 방법.
  31. 제 23 항에 있어서,
    상기 방법은 FPGA(Field Programmable Gate Array)로 실시되는 방법.
  32. 복수의 심벌을 포함하는 패킷 동기화 시퀀스의 시작시에 통신 네트워크 내에서 동기화를 획득하는 장치로서, 각각의 심벌 쌍이 사전 결정된 동기화 템플릿에 따라서 분리되어 있는 상기 장치에 있어서,
    상기 동기화 시퀀스 내의 각각의 수신된 심벌에 응답하여 상관 피크를 발생하도록 구성된 상관기와,
    획득 회로를 포함하고, 상기 획득 회로는
    상기 사전 결정된 동기화 템플릿에 따라서 각각의 수신된 상관 피크의 예상 위치를 계산하는 수단과,
    상기 예상 위치에서의 상관 특성을 결정하는 수단과,
    상기 상관 특성을 평가하고, 상기 평가가 사전 결정된 기준을 초과하면 동기화를 선언하는 수단을 포함하는 동기화 획득 장치.
  33. 제 32 항에 있어서,
    상기 상관 특성은 상기 수신된 상관 피크의 높이 및 상기 예상 위치로부터 각각의 상기 수신된 상관 피크의 거리에 따라서 결정되는 동기화 획득 장치.
  34. 제 32 항에 있어서,
    상기 상관 특성은, 상기 수신된 상관 피크의 위치가 상기 대응하는 예상 위치의 사전 결정된 거리 내에 있는 경우에 매칭(match)으로 설정되고, 그 외의 경우에는 비매칭(no match)으로 설정되는 동기화 획득 장치.
  35. 제 34 항에 있어서,
    상기 사전 결정된 기준은 임계치를 초과하는 매칭의 수를 포함하며, 상기 임계치는 상기 상관 피크의 높이의 함수로 설정되는 동기화 획득 장치.
  36. 제 32 항에 있어서,
    상기 상관 특성을 결정하는 수단은, 상기 예상 위치에서의 상관의 값을 결정하고, 상기 평가 수단은 상기 상관 특성 값을 합산하는 수단을 포함하는 동기화 획득 장치.
  37. 제 32 항에 있어서,
    상기 사전 결정된 동기화 템플릿은 시간 지연 시퀀스를 포함하는 동기화 획득 장치.
  38. 제 32 항에 있어서,
    상기 상관기는 수신 신호에 대한 선형 상관을 행하도록 구성되는 동기화 획득 장치.
  39. 제 32 항에 있어서,
    상기 사전 결정된 거리는 각각의 수신된 상관 피크의 좌측에 복수의 위상 단위를 포함하는 동기화 획득 장치.
  40. 제 32 항에 있어서,
    상기 임계치는 대부분의 상기 복수의 심벌을 포함하는 동기화 획득 장치.
  41. 제 32 항에 있어서,
    마지막으로 수신된 상관 피크의 위치는 정확한 것으로 추정되는 동기화 획득 장치.
  42. 제 32 항에 있어서,
    상기 예상 위치는 마지막으로 수신된 상관 피크에 대해 계산되는 동기화 획득 장치.
  43. 제 32 항에 있어서,
    마지막으로 수신된 상관 피크 이전의 상관 피크가 정확하다고 추정하고, 반복적으로 계산하고 비교하는 수단을 포함하되,
    상기 예상 위치는 마지막으로 수신된 상관 피크 이전에 대해 계산되는 동기화 획득 장치.
  44. 제 32 항에 있어서,
    복수의 사전 정의된 동기화 시간 지연 템플릿을 이용하여 동기화 매칭을 탐색하는 중에, 반복적으로 계산하고 비교하는 수단을 더 포함하는 동기화 획득 장치.
  45. 제 32 항에 있어서,
    상기 매칭의 수가 경계에 있는 경우, 각각의 매칭 상관 피크의 값의 합이 피크 값 임계치를 초과하는 경우에만 동기화가 선언되는 동기화 획득 장치.
  46. 제 32 항에 있어서,
    동기화 포인트를 상기 예상 위치 및 각각의 매칭 상관 피크의 상기 수신된 상관 피크의 위치 사이의 차의 평균의 함수로서 결정하는 수단을 더 포함하는 동기화 획득 장치.
  47. 제 32 항에 있어서,
    동기화 특성 인자를 계산하는 수단을 더 포함하고,
    이것에 의해 관련된 보다 높은 동기화 특성 인자를 갖는 새로운 패킷을 수신한 경우에 수신기가 사전에 수신되는 상기 패킷을 탈락시키고 즉각 상기 새로운 패킷을 수신하는 동기화 획득 장치.
  48. 제 32 항에 있어서,
    상기 장치는 ASIC(Application Specific Integrated Circuit)으로 실시되는 동기화 획득 장치.
  49. 제 32 항에 있어서,
    상기 장치는 FPGA(Field Programmable Gate Array)로 실시되는 동기화 획득 장치.
  50. 통신 네트워크에서 동기화 획득 방법에 있어서,
    송신 스테이션에 의해 송신된 패킷의 시작에서 동기화 시퀀스를 수신하는 단계로서, 상기 송신된 동기화 시퀀스는 복수의 심벌을 포함하고, 각각의 심벌은 사전 결정된 신호에 의해 분리되는 상기 수신 단계와,
    상기 수신된 동기화 시퀀스를 상관시켜 복수의 상관 피크를 발생하는 단계와,
    사전 정의된 델타 내의 예상 위치 내에서 상관 피크의 존재를 탐색하는 단계로서, 상기 예상 위치는 상기 송신 스테이션에 의해 심벌들 사이에 삽입된 상기 사전 결정된 시간 지연에 대응하는 상기 탐색 단계와,
    상기 델타 내의 대응하는 예상 위치에서 발견된 상관의 수가 임계치를 초과하는 경우에 동기화를 선언하는 단계와,
    동기화 시점(time point)을 상기 수신된 상관 피크의 위치와 이들의 대응하는 예상 위치간의 차의 함수로서 결정하는 단계를 포함하는 동기화 획득 방법.
  51. 제 50 항에 있어서,
    각각의 상기 사전 결정된 신호는 송신 중에 특정 신호 지연 또는 갭을 포함하는 동기화 획득 방법.
  52. 제 50 항에 있어서,
    상기 패킷의 데이터 디코딩이 상기 동기화 시점 후의 사전 결정된 고정된 거리에서 시작하는 동기화 획득 방법.
  53. 제 50 항에 있어서,
    동기화 포인트를 상기 예상 위치 및 각각의 매칭 상관 피크의 상기 수신된 상관 피크의 위치 사이의 차의 평균의 함수로서 결정하는 단계를 더 포함하는 동기화 획득 방법.
  54. 제 50 항에 있어서,
    동기화 특성 인자를 계산하는 단계를 더 포함하고,
    이것에 의해 관련된 보다 높은 동기화 특성 인자를 갖는 새로운 패킷을 수신한 경우에 수신기가 사전에 수신되는 상기 패킷을 탈락시키고 즉각 상기 새로운 패킷을 수신하는 동기화 획득 방법.
  55. 제 50 항에 있어서,
    상기 방법은 ASIC(Application Specific Integrated Circuit)으로 실시되는 동기화 획득 방법.
  56. 제 50 항에 있어서,
    상기 방법은 FPGA(Field Programmable Gate Array)로 실시되는 동기화 획득 방법.
  57. 복수의 심벌을 포함하는 패킷 동기화 시퀀스의 시작을 포함하는 전송 신호에 대한 통신 네트워크에서 동기화를 획득하기 위한 ASIC(Application Specific Integrated Circuit)으로서, 각각의 심벌 쌍이 사전 결정된 동기화 시퀀스 갭 템플릿에 따라서 그들 사이에 삽입된 사전 결정된 갭을 갖는 상기 ASIC에 있어서,
    상기 전송 신호로부터 수신 신호를 발생하도록 구성된 수신 수단과,
    상기 동기화 시퀀스 내의 각각의 수신된 심벌에 응답하여 상기 수신 신호로부터 상관 피크를 발생하도록 구성된 상관기 수단과,
    상기 사전 결정된 동기화 갭 템플릿에 따라서 각각의 수신된 상관 피크의 예상 위치를 계산하는 계산 수단과,
    상기 예상 위치에서의 상관 특성을 발생하기 위한 결정 수단과,
    상기 상관 특성을 평가하고, 상기 평가가 사전 결정된 기준을 초과하면 동기화를 선언하는 수단을 포함하는 ASIC.
  58. 제 57 항에 있어서,
    상기 상관 특성은 상기 수신된 상관 피크의 높이 및 상기 예상 위치로부터 각각의 상기 수신된 상관 피크의 거리에 따라서 결정되는 ASIC.
  59. 제 57 항에 있어서,
    상기 상관 특성은, 상기 수신된 상관 피크의 위치가 상기 대응하는 예상 위치의 사전 결정된 거리 내에 있는 경우에 매칭(match)으로 설정되고, 그 외의 경우에는 비매칭(no match)으로 설정되는 ASIC.
  60. 제 59 항에 있어서,
    상기 사전 결정된 기준은 임계치를 초과하는 매칭의 수를 포함하며, 상기 임계치는 상기 상관 피크의 높이의 함수로 설정되는 ASIC.
  61. 제 57 항에 있어서,
    상기 상관 특성을 결정하는 수단은, 상기 예상 위치에서의 상관의 값을 결정하고, 상기 평가 수단은 상기 상관 특성 값을 합산하는 수단을 포함하는 ASIC.
  62. 제 57 항에 있어서,
    마지막으로 수신된 상관 피크 이전의 상관 피크가 정확하다고 추정하고, 반복적으로 계산하고 비교하는 수단을 포함하되,
    상기 예상 위치는 마지막으로 수신된 상관 피크 이전에 대해 계산되는 ASIC.
  63. 제 57 항에 있어서,
    복수의 사전 정의된 시퀀스 갭 템플릿을 이용하여 동기화 매칭을 탐색하는 중에, 반복적으로 계산하고 비교하는 수단을 더 포함하는 ASIC.
  64. 제 57 항에 있어서,
    상기 매칭의 수가 경계에 있는 경우, 각각의 매칭 상관 피크의 값의 합이 피크 값 임계치를 초과하는 경우에만 동기화가 선언되는 ASIC.
  65. 제 57 항에 있어서,
    동기화 포인트를 상기 예상 위치 및 각각의 매칭 상관 피크의 상기 수신된 상관 피크의 위치 사이의 차의 평균의 함수로서 결정하는 수단을 더 포함하는 ASIC.
  66. 제 57 항에 있어서,
    동기화 특성 인자를 계산하는 수단을 더 포함하고,
    이것에 의해 관련된 보다 높은 동기화 특성 인자를 갖는 새로운 패킷을 수신한 경우에 수신기가 사전에 수신되는 상기 패킷을 탈락시키고 즉각 상기 새로운 패킷을 수신하는 ASIC.
  67. 공유된 통신 매체 기반의 네트워크를 통해 접속된 다른 스테이션들과 신호를 송수신하는 통신 스테이션에 있어서,
    상기 네트워크를 통해 수신된 수신 신호를 발생하고, 상기 네트워크로 송신 신호를 출력하는 결합 회로(a coupling circuit)와,
    변조 구조에 따라서 전송되는 데이터 및 동기화 시퀀스를 변조하여 이로부터 상기 전송 신호를 발생하도록 구성된 송신기로서, 상기 동기화 시퀀스는 복수의 심벌을 포함하고, 각각의 심벌은 사전 결정된 동기화 시퀀스 템플릿에 따라서 제 1 신호에 의해 분리되는 상기 송신기와,
    상기 변조 구조에 따라서 상기 수신 신호를 복조하여, 이로부터 수신 데이터신호를 발생하도록 구성된 수신기와,
    애플리케이션 프로세서를 상기 공유된 통신 매체에 인터페이스 접속하도록 구성된 매체 액세스 제어기(MAC; media access control)를 포함하고,
    상기 수신기는 획득 회로를 포함하고, 상기 획득 회로는
    상기 수신 신호를 상관시켜 이로부터 복수의 수신된 상관 피크를 발생하는 수단과,
    상기 사전 결정된 동기화 시퀀스 템플릿에 따라서 각각의 수신된 상관 피크의 예상 위치를 계산하는 수단과,
    상기 각각의 수신된 상관 피크의 위치를 대응하는 예상 위치와 비교하여, 만약 수신된 상관 피크의 위치가 상기 대응하는 예상 위치의 사전결정된 거리 내에 있으면 매칭을 선언하는 수단과,
    매칭의 수가 임계치를 초과하면 동기화를 선언하는 수단을 포함하고,
    상기 애플리케이션 프로세서는 상기 송신기, 수신기 및 MAC의 동작을 제어하고, 상기 MAC 및 외부 호스트 사이의 인터페이스를 제공하도록 구성되는 통신 스테이션.
  68. 제 67 항에 있어서,
    상기 제 1 신호는 상기 사전 결정된 동기화 시퀀스 템플릿에 따라서 일련의 시간 지연을 포함하는 통신 스테이션.
  69. 제 67 항에 있어서,
    상기 변조 구조는 코드 시프트 키잉(CSK; code shift keying) 변조를 포함하는 통신 스테이션.
  70. 제 67 항에 있어서,
    마지막으로 수신된 상관 피크 이전의 상관 피크가 정확하다고 추정하고, 반복적으로 계산하고 비교하는 수단을 포함하되,
    상기 예상 위치는 마지막으로 수신된 상관 피크 이전에 대해 계산되는 통신 스테이션.
  71. 제 67 항에 있어서,
    복수의 사전 정의된 동기화 시퀀스 갭 템플릿을 이용하여 동기화 매칭을 탐색하는 중에, 반복적으로 계산하고 비교하는 수단을 더 포함하는 통신 스테이션.
  72. 제 67 항에 있어서,
    상기 매칭의 수가 경계에 있는 경우, 각각의 매칭 상관 피크의 값의 합이 피크 값 임계치를 초과하는 경우에만 동기화가 선언되는 통신 스테이션.
  73. 제 67 항에 있어서,
    동기화 포인트를 상기 예상 위치 및 각각의 매칭 상관 피크의 상기 수신된 상관 피크의 위치 사이의 차의 평균의 함수로서 결정하는 수단을 더 포함하는 통신 스테이션.
  74. 제 67 항에 있어서,
    동기화 특성 인자를 계산하는 수단을 더 포함하고,
    이것에 의해 관련된 보다 높은 동기화 특성 인자를 갖는 새로운 패킷을 수신한 경우에 수신기가 사전에 수신되는 상기 패킷을 탈락시키고 즉각 상기 새로운 패킷을 수신하는 통신 스테이션.
  75. 제 67 항에 있어서,
    상기 송신기 및 수신기는 ASIC(Application Specific Integrated Circuit)으로 실시되는 통신 스테이션.
  76. 제 67 항에 있어서,
    상기 송신기 및 수신기는 FPGA(Field Programmable Gate Array)로 실시되는 통신 스테이션.
KR1020047002266A 2001-08-20 2002-08-19 확산 스펙트럼 통신 트랜시버에서의 동기화 획득 KR100899478B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/933,065 2001-08-20
US09/933,065 US6727790B2 (en) 2001-08-20 2001-08-20 Acquisition of sychronization in a spread spectrum communications transceiver
PCT/IL2002/000685 WO2003017551A2 (en) 2001-08-20 2002-08-19 Acquisition of synchronization in a spread spectrum communications transceiver

Publications (2)

Publication Number Publication Date
KR20040036712A true KR20040036712A (ko) 2004-04-30
KR100899478B1 KR100899478B1 (ko) 2009-05-27

Family

ID=25463328

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020047002266A KR100899478B1 (ko) 2001-08-20 2002-08-19 확산 스펙트럼 통신 트랜시버에서의 동기화 획득

Country Status (8)

Country Link
US (2) US6727790B2 (ko)
EP (1) EP1419609A4 (ko)
JP (1) JP4272987B2 (ko)
KR (1) KR100899478B1 (ko)
CN (1) CN100337422C (ko)
AU (1) AU2002326129A1 (ko)
HK (1) HK1066665A1 (ko)
WO (1) WO2003017551A2 (ko)

Families Citing this family (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2760302B1 (fr) * 1997-03-03 2000-08-04 Alsthom Cge Alcatel Procede et dispositif pour la transmission de trames de donnees
US7577188B1 (en) * 2001-09-13 2009-08-18 Cisco Technology, Inc. Physical layer and MAC enhancements using complex sequences on a wireless channel
US7356098B2 (en) 2001-11-14 2008-04-08 Ipwireless, Inc. Method, communication system and communication unit for synchronisation for multi-rate communication
JP2003188767A (ja) * 2001-12-13 2003-07-04 Oki Electric Ind Co Ltd 同期捕捉回路
US7403539B1 (en) 2002-10-09 2008-07-22 Marvell International Ltd. Clear channel assessment in wireless communications
US7042925B2 (en) * 2003-02-24 2006-05-09 Thomson Licensing Correlation detection improvement by averaging spread spectrum signals
US7203258B2 (en) * 2003-03-27 2007-04-10 Agilent Technologies, Inc. Acquisition algorithm in asynchronous CDMA systems
US7317752B2 (en) 2003-07-11 2008-01-08 Samsung Electronics Co., Ltd. Method and system for locating a GPS correlated peak signal
US7519101B1 (en) 2003-12-18 2009-04-14 Cypress Semiconductor Corporation Method and apparatus for using empty time slots for spread spectrum encoding
US7729408B2 (en) 2004-02-09 2010-06-01 Cypress Semiconductor Corporation Encoding scheme for data transfer
EP3734867B1 (en) * 2004-05-01 2023-12-13 Callahan Cellular LLC Methods and apparatus for multi-carrier communications with variable channel bandwidth
WO2005114895A1 (ja) * 2004-05-20 2005-12-01 Matsushita Electric Industrial Co., Ltd. 信号検出装置、信号検出回路、信号検出方法、プログラム
US7499423B1 (en) * 2004-06-10 2009-03-03 Cisco Technology, Inc. (Us) System and method for clock distribution and synchronization and radio location
US7746962B2 (en) * 2004-11-17 2010-06-29 Texas Instruments Incorporated Apparatus and method of detection for a packet-based wireless receiver employing multiple, concurrent transmitted streams
US7193801B2 (en) * 2004-11-18 2007-03-20 Agere Systems, Inc. Method and apparatus for testing a servo circuit of a read/write head system
US7734464B2 (en) * 2005-05-20 2010-06-08 Tektronix, Inc. RF autocorrelation signal trigger generator
US7587016B2 (en) * 2005-07-20 2009-09-08 Broadcom Corporation MIMO timing recovery
US7583758B2 (en) * 2005-07-20 2009-09-01 Broadcom Corporation Carrier detection applicable for SISO, MIMO, MISO, and SIMO communications
US7701996B1 (en) * 2005-10-25 2010-04-20 L-3 Communications Corporation Methods and apparatus implementing short and long code channel overlay for fast acquistion of long PN codes in spread spectrum communications systems
US7796694B1 (en) 2005-11-04 2010-09-14 Cypress Semiconductor Corporation Circuit and method or encoding DSSS signals
US7756194B1 (en) 2005-11-04 2010-07-13 Cypress Semiconductor Corporation Circuit and method for decoding code phase modulated signals
EP2017993A4 (en) * 2006-04-26 2011-12-28 Panasonic Corp DEVICE AND METHOD FOR SIGNAL DETECTION
KR100808949B1 (ko) * 2006-08-12 2008-03-04 삼성전자주식회사 Ｌｃｉｃ-ｄｆｅ를 이용한 채널 추정 방법 및 그 장치
US8340101B2 (en) 2006-09-25 2012-12-25 Futurewei Technologies, Inc. Multiplexed data stream payload format
US7813271B2 (en) * 2006-09-25 2010-10-12 Futurewei Technologies, Inc. Aggregated link traffic protection
US8588209B2 (en) 2006-09-25 2013-11-19 Futurewei Technologies, Inc. Multi-network compatible data architecture
US7675945B2 (en) 2006-09-25 2010-03-09 Futurewei Technologies, Inc. Multi-component compatible data architecture
US7986700B2 (en) 2006-09-25 2011-07-26 Futurewei Technologies, Inc. Multiplexed data stream circuit architecture
US7961751B2 (en) * 2006-09-25 2011-06-14 Futurewei Technologies, Inc. Multiplexed data stream timeslot map
US8976796B2 (en) * 2006-09-25 2015-03-10 Futurewei Technologies, Inc. Bandwidth reuse in multiplexed data stream
US7809027B2 (en) 2006-09-25 2010-10-05 Futurewei Technologies, Inc. Network clock synchronization floating window and window delineation
US8660152B2 (en) * 2006-09-25 2014-02-25 Futurewei Technologies, Inc. Multi-frame network clock synchronization
US8494009B2 (en) 2006-09-25 2013-07-23 Futurewei Technologies, Inc. Network clock synchronization timestamp
US8295310B2 (en) * 2006-09-25 2012-10-23 Futurewei Technologies, Inc. Inter-packet gap network clock synchronization
CN101578794B (zh) 2007-01-26 2012-12-12 华为技术有限公司 数据通信装置及网络组件
EP3070863A1 (de) * 2007-02-23 2016-09-21 INOVA Semiconductors GmbH Verfahren und vorrichtung zum übertragen eines seriellen datenrahmens
CN101731011B (zh) * 2007-05-11 2014-05-28 奥迪耐特有限公司 用于设置接收器延迟时间的方法
CN101247381B (zh) * 2008-03-03 2011-03-16 华为技术有限公司 粗定时捕获方法、装置和移动终端
US8284825B2 (en) * 2008-06-06 2012-10-09 Maxim Integrated Products, Inc. Blind channel quality estimator
US8276025B2 (en) * 2008-06-06 2012-09-25 Maxim Integrated Products, Inc. Block interleaving scheme with configurable size to achieve time and frequency diversity
US8315152B2 (en) 2008-06-06 2012-11-20 Maxim Integrated Products, Inc. System and method for applying multi-tone OFDM based communications within a prescribed frequency range
US8149967B2 (en) * 2008-06-06 2012-04-03 Maxim Integrated Products, Inc. Combined dual feed-forward and feedback analog and digital automatic gain control for broadband communication
US8472576B2 (en) * 2008-06-06 2013-06-25 Maxim Integrated Products, Inc. Jammer canceller for power-line communication
US8165172B2 (en) * 2008-06-06 2012-04-24 Maxim Integrated Products, Inc. Robust wideband symbol and frame synchronizer for power-line communication
US8315341B2 (en) 2008-06-06 2012-11-20 Maxim Integrated Products, Inc. Soft repetition code combiner using channel state information
US8139614B2 (en) * 2008-06-06 2012-03-20 Maxim Integrated Products, Inc. Robust narrowband symbol and frame synchronizer for power-line communication
US8259775B1 (en) 2008-10-17 2012-09-04 Honeywell International, Inc. System, apparatus and method for managing message communications in systems employing frequency hopping
EP2226964A1 (en) * 2009-03-04 2010-09-08 Sony Corporation Synchronization structure and method for a receiving apparatus of a communication system
US8320233B2 (en) 2009-06-12 2012-11-27 Maxim Integrated Products, Inc. Transmitter and method for applying multi-tone OFDM based communications within a lower frequency range
US9735831B1 (en) 2009-09-22 2017-08-15 Honeywell International Inc. System, apparatus and method for synchronizing communications between devices
JP5656384B2 (ja) * 2009-10-07 2015-01-21 ソニー株式会社 無線通信装置、信号強度出力方法及び無線通信システム
JP5260479B2 (ja) * 2009-11-24 2013-08-14 ルネサスエレクトロニクス株式会社 プリアンブル検出装置、方法及びプログラム
US8611474B2 (en) * 2010-04-23 2013-12-17 Qualcomm Incorporated System and method for detecting and processing received signal with pulse sequence
US10044402B2 (en) * 2010-06-25 2018-08-07 Enmodus Limited Timing synchronization for wired communications
US8817934B2 (en) * 2010-07-28 2014-08-26 Qualcomm Incorporated System and method for synchronization tracking in an in-band modem
GB2487044A (en) * 2010-12-24 2012-07-11 Enmodus Ltd Determining whether a signal is present by comparing phase measurements, and distinguishing between signals
JP5839218B2 (ja) * 2011-05-23 2016-01-06 ソニー株式会社 受信装置および受信方法
US20130282338A1 (en) * 2012-04-19 2013-10-24 Microchip Technology Incorporated Method and System for Energy Efficient Measurement of Sensor Signals
WO2015074210A1 (zh) 2013-11-21 2015-05-28 展讯通信（上海）有限公司 用户设备及其小区初始搜索方法与装置
JP6324054B2 (ja) * 2013-12-18 2018-05-16 三菱電機株式会社 受信装置
JP6799137B2 (ja) 2016-03-31 2020-12-09 フラウンホッファー−ゲゼルシャフト ツァ フェルダールング デァ アンゲヴァンテン フォアシュンク エー．ファオ テレメトリ・アプリケーションのための干渉ロバスト・パケット検出のための最適化されたプリアンブル及び方法
WO2018093283A1 (en) * 2016-11-16 2018-05-24 Limited Liability Company "Topcon Positioning Systems" Method and system for demodulating and tracking of csk-modulated signals
WO2019127447A1 (zh) * 2017-12-29 2019-07-04 华为技术有限公司 用于时间同步的方法、装置和系统
US10320442B1 (en) 2018-02-09 2019-06-11 Ademco Inc. High bandwidth channel in a frequency hopping system
US10879952B2 (en) * 2018-04-18 2020-12-29 Huawei Technologies Co., Ltd. Apparatus and receiver for performing synchronization in analog spread spectrum systems
US10742258B1 (en) * 2018-09-26 2020-08-11 Novatel Inc. System and method for demodulating code shift keying data utilizing correlations with combinational PRN codes generated for different bit positions
US10742257B1 (en) 2018-09-26 2020-08-11 Novatel Inc. System and method for demodulating code shift keying data from a satellite signal utilizing a binary search
EP3672135B1 (en) * 2018-12-19 2022-08-24 Aptiv Technologies Limited Method and system for testing the quality of a signal transmission in a communication system
RU2718753C1 (ru) * 2019-10-28 2020-04-14 Федеральное государственное казенное военное образовательное учреждение высшего образования "Краснодарское высшее военное авиационное училище летчиков имени Героя Советского Союза А.К. Серова" Устройство третьей решающей схемы ускоренного поиска и эффективного приема широкополосных сигналов
RU2766859C1 (ru) * 2020-10-20 2022-03-16 Федеральное государственное казенное военное образовательное учреждение высшего образования "Краснодарское высшее военное авиационное училище летчиков имени Героя Советского Союза А.К. Серова" Устройство третьей решающей схемы ускоренного поиска и эффективного приема широкополосных сигналов
CN112671431B (zh) * 2020-12-22 2022-06-07 中国人民解放军国防科技大学 基于部分扩频同步序列的同步方法、装置、设备及介质
EP4228187B1 (en) 2022-02-15 2024-06-19 Aptiv Technologies AG Integrity tests for mixed analog digital systems
CN114650205B (zh) * 2022-03-25 2023-07-28 深圳市力合微电子股份有限公司 一种hplc双模高速无线系统前导同步信号生成方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2617656B1 (fr) 1987-06-30 1989-10-20 Thomson Csf Procede et dispositif pour l'acquisition de bits de synchronisation dans des systemes de transmission de donnees
AU637175B2 (en) * 1989-12-22 1993-05-20 Nec Corporation Csk communication system
JP3212390B2 (ja) 1992-11-17 2001-09-25 クラリオン株式会社 スライディング相関器
US5444697A (en) * 1993-08-11 1995-08-22 The University Of British Columbia Method and apparatus for frame synchronization in mobile OFDM data communication
EP1075089B1 (en) 1993-10-14 2003-01-02 NTT DoCoMo, Inc. Correlation detector and communication apparatus
JP2804233B2 (ja) 1994-10-31 1998-09-24 和彦 山之内 スペクトル拡散通信における多重化方法
US5914943A (en) * 1994-12-28 1999-06-22 Ntt Mobile Communications Network, Inc. Apparatus and method for establishing acquisition of spreading code in CDMA transmission system
JP2715987B2 (ja) 1995-05-23 1998-02-18 日本電気株式会社 スペクトラム拡散通信方式用同期捕捉装置および同期捕捉方法
JPH1065605A (ja) * 1996-08-23 1998-03-06 Sony Corp 受信方法、タイミング検出装置及び受信装置
JPH10173630A (ja) * 1996-12-13 1998-06-26 Nec Corp Ｃｄｍａチップ同期回路
US6064695A (en) 1997-06-20 2000-05-16 Itran Communications Ltd. Spread spectrum communication system utilizing differential code shift keying
JP2856249B2 (ja) * 1997-06-24 1999-02-10 日本電気株式会社 Ｃｄｍａ同期捕捉回路
KR100326182B1 (ko) * 1998-03-23 2002-07-02 윤종용 부호분할다중접속통신시스템의의사잡음시퀀스발생방법및장치
KR20000073917A (ko) * 1999-05-15 2000-12-05 윤종용 비동기식 부호분할다중접속 통신시스템의 동기워드 생성 및 송수신장치 및 방법
US6614864B1 (en) 1999-10-12 2003-09-02 Itran Communications Ltd. Apparatus for and method of adaptive synchronization in a spread spectrum communications receiver
US6424673B1 (en) * 2000-11-10 2002-07-23 Motorola, Inc. Method and apparatus in a wireless communication system for facilitating detection of, and synchronization with, a predetermined synchronization signal

Also Published As

Publication number Publication date
US7463709B2 (en) 2008-12-09
KR100899478B1 (ko) 2009-05-27
CN100337422C (zh) 2007-09-12
CN1543724A (zh) 2004-11-03
WO2003017551A3 (en) 2003-11-27
EP1419609A4 (en) 2006-11-22
EP1419609A2 (en) 2004-05-19
US6727790B2 (en) 2004-04-27
WO2003017551A2 (en) 2003-02-27
US20040202229A1 (en) 2004-10-14
JP2005500737A (ja) 2005-01-06
HK1066665A1 (en) 2005-03-24
JP4272987B2 (ja) 2009-06-03
US20040042534A1 (en) 2004-03-04
AU2002326129A1 (en) 2003-03-03

Similar Documents

Publication Publication Date Title
KR100899478B1 (ko) 확산 스펙트럼 통신 트랜시버에서의 동기화 획득
US6614864B1 (en) Apparatus for and method of adaptive synchronization in a spread spectrum communications receiver
KR100945701B1 (ko) 무선 통신 시스템에서의 신호 획득
JP6009439B2 (ja) 消費電力の監視
US8611399B2 (en) Synchronized system configuration
KR100904567B1 (ko) 코드 획득이 가속된 확산 스펙트럼 통신
US8520721B2 (en) RSSI measurement mechanism in the presence of pulsed jammers
JP5922647B2 (ja) 前方誤り訂正媒体アクセス制御システム
US7633995B1 (en) System and method for receiving spread spectrum encoded bursts using a common spreading code
US6940837B1 (en) Spread spectrum demodulator
KR101771639B1 (ko) 가변 전송률을 지원하는 Zigbee를 위한 시간 동기 방법 및 장치
IES990361A2 (en) Data communication

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120518

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20130515

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140819

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20150514

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160909

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20170322

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20180321

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20190319

Year of fee payment: 11