KR20040035099A - A method for forming a test pattern of a semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체소자의 테스트 패턴 형성방법에 관한 것으로, 특히 반도체소자의 제조공정시 제2 랜딩 플러그 간의 브릿지 (bridge) 현상을 검사할 수 있는 테스트 패턴을 용이하게 형성할 수 있도록 하는 기술에 관한 것이다.The present invention relates to a method of forming a test pattern of a semiconductor device, and more particularly, to a technology for easily forming a test pattern for inspecting a bridge phenomenon between second landing plugs during a manufacturing process of a semiconductor device. .
일반적으로, 디램의 구조상 BL 공정 이전에 형성된 랜딩플러그를 제1 랜딩 플러그라 하고 BL 공정 이후에 형성된 랜딩플러그를 제2 랜딩 플러그라 한다.In general, the landing plug formed before the BL process due to the structure of the DRAM is called the first landing plug, and the landing plug formed after the BL process is called the second landing plug.
상기 비트라인은 제1 랜딩플러그를 통하여 반도체기판의 활성영역에 접속되고, 상기 저장전극은 제1 랜딩플러그와 제2 랜딩플러그를 통하여 반도체기판의 활성영역에 접속된다.The bit line is connected to an active region of the semiconductor substrate through a first landing plug, and the storage electrode is connected to an active region of the semiconductor substrate through a first landing plug and a second landing plug.
이때, 상기 제2 랜딩플러그는 다음과 같은 방법으로 형성한다.In this case, the second landing plug is formed by the following method.
첫째, 제2 랜딩플러그 물질을 증착하고 패터닝한 다음, 층간절연막 물질을 매립 ( gap fill ) 하는 PPP ( pre-poly plug 형성 공정 ) 방법.First, a pre-poly plug forming process (PPP) method of depositing and patterning a second landing plug material and then gap filling the interlayer insulating film material.
둘째, 층간절연막 물질을 증착하고 콘택 형성이 필요한 부분을 패터닝하여 드러낸 다음, 이를 플러그 물질로 채우는 자기정렬적인 방법.Secondly, a self-aligned method of depositing an interlayer dielectric material, patterning and exposing a portion requiring contact formation, and then filling it with a plug material.
그러나, 상기 두번째 제2 랜딩플러그 형성방법은 상기 층간절연막 증착이 상기 비트라인을 매립하는 공정이기 때문에 고집적 공정으로 갈수록 비트라인 사이에 보이드 (void)가 유발될 수 있다.However, in the second second landing plug forming method, since the interlayer dielectric film deposition is a process of filling the bit line, voids may be generated between bit lines as the process becomes higher.
상기 보이드는 제2 랜딩플러그 간의 쇼트를 야기하므로 제2 랜딩플러그 사이의 브릿지 특성을 검사하는 방법으로 보이드 유무를 검사할 수 있다.Since the voids cause a short between the second landing plugs, the presence or absence of voids may be checked by a method of inspecting bridge characteristics between the second landing plugs.
도 1a 내지 도 1f 는 종래기술에 따라 브릿지 검사용 테스트 패턴을 형성하는 반도체소자의 테스트 패턴 형성방법을 도시한 평면도로서, 셀 매트릭스의 좌측 일부분만을 도시한 것이다.1A to 1F are plan views illustrating a test pattern forming method of a semiconductor device for forming a test pattern for bridge inspection according to the related art, and show only a left portion of a cell matrix.
도 1a 를 참조하면, 반도체기판(도시안됨) 상에 활성영역(11)을 정의하는 소자분리막(도시안됨)을 형성한다.Referring to FIG. 1A, an isolation layer (not shown) defining an active region 11 is formed on a semiconductor substrate (not shown).
그리고, 상기 반도체기판 상에 게이트전극(13)을 형성한다. 이때, 상기 게이트전극(13) 상부에는 하드마스크층(도시안됨)이 형성되어 있다.A gate electrode 13 is formed on the semiconductor substrate. In this case, a hard mask layer (not shown) is formed on the gate electrode 13.
전체표면상부에 층간절연막(도시안됨)을 형성하고 상기 층간절연막을 패터닝하여 제1 랜딩플러그 콘택 격리막(15)을 형성한다.An interlayer insulating film (not shown) is formed over the entire surface, and the interlayer insulating film is patterned to form a first landing plug contact isolation film 15.
도 1b 를 참조하면, 전체표면상부에 제1 랜딩플러그 폴리를 증착하고, 상기 평탄화 공정을 이용하여 제1 랜딩플러그(17a,17b)를 각각 격리시킨다.( 제1 랜딩플러그 아이솔래이션(LP1 isolation) )Referring to FIG. 1B, a first landing plug poly is deposited on the entire surface, and the first landing plugs 17a and 17b are respectively isolated using the planarization process (first landing plug isolation LP1 isolation). ))
즉, 상기 저장전극용 제1 랜딩플러그(17a)와 비트라인용 제1 랜딩플러그(17b)는 게이트(13)와 제1 랜딩플러그 콘택 격리막(15)으로 인해 격리된다.That is, the first landing plug 17a for the storage electrode and the first landing plug 17b for the bit line are separated by the gate 13 and the first landing plug contact isolation layer 15.
도 1c 를 참조하면, 제1 랜딩플러그 아이솔래이션 이후 전체표면상부에 다른 층간절연막(도시안됨)을 형성하고 비트라인(19)이 제1 랜딩플러그에 연결될 수 있도록 비트라인 콘택(도시안됨)을 형성한다. 이후 비트라인은 비트라인 콘택을 통하여 상기 비트라인용 제1 랜딩플러그(17b)에 접속된다.Referring to FIG. 1C, a bit line contact (not shown) is formed so that another interlayer insulating film (not shown) is formed over the entire surface after the first landing plug isolation and the bit line 19 can be connected to the first landing plug. Form. The bit line is then connected to the first landing plug 17b for the bit line via a bit line contact.
이때, 상기 비트라인(19)은 비트라인 전극과 상부에 하드마스크층(도시안됨)이 형성된 것이다.In this case, the bit line 19 is a hard mask layer (not shown) formed on the bit line electrode and the upper portion.
도 1d 를 참조하면, 또 다른 층간절연막(21)을 전체표면상부에 형성하고 저장전극 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 저장전극용 제1 랜딩플러그(17a)를 노출시키는 제2 랜딩플러그 영역(23)을 형성한다.Referring to FIG. 1D, another interlayer insulating layer 21 is formed on the entire surface and a second landing to expose the first landing plug 17a for the storage electrode by an etching process using a storage electrode contact mask (not shown). The plug region 23 is formed.
도 1e 를 참조하면, 상기 제2 랜딩플러그 영역(23)을 통하여 상기 저장전극용 제1 랜딩플러그(17a)에 접속되는 랜딩플러그 폴리를 전체표면상부에 증착한다.Referring to FIG. 1E, a landing plug poly connected to the first landing plug 17a for the storage electrode through the second landing plug region 23 is deposited on the entire surface.
상기 랜딩플러그 폴리를 평탄화하되, 상기 비트라인(19)을 노출시키도록 실시하여 제2 랜딩플러그(25)들을 각각 격리 형성한다.( 제2 랜딩플러그 아이솔래이션 )The landing plug poly is planarized to expose the bit line 19 so as to isolate the second landing plugs 25 from each other (second landing plug isolation).
도 1f 를 참조하면, 제2 랜딩플러그 아이솔래이션 이후 저장노드를 제작하기 위한 저장전극용 절연막(29)을 증착하고, 상기 저장전극용 제2 랜딩플러그 부분을 식각하여 노출시킨다. 이후 저장전극 물질을 채워서 상기 저장전극용 제2 랜딩플러그와 연결시킨다.Referring to FIG. 1F, after the second landing plug isolation, a storage electrode insulating layer 29 for fabricating a storage node is deposited, and the second landing plug portion for the storage electrode is etched and exposed. Thereafter, the storage electrode material is filled and connected to the second landing plug for the storage electrode.
이때, 상기 제2 랜딩플러그는 저장전극 형성 이전에는 평탄화 공정에 의해 격리되어 있어 외부로부터 전계를 인가할 수 없다. 따라서 저장전극 패터닝은, 통상적인 메인 셀 지역에서의 콘택홀 타입이 아닌, x 방향의 콘택홀을 서로 마주 붙인 스트링 패턴으로 제작한다. 그리고 각 스트링 간의 브릿지 ( bridge ) 특성을 평가하기 위하여 도 1f와 같이 스트링 패턴을 하나 건너씩 연결시켜 브릿지 패턴을 구현한다.(storage node string pattern)(27a,27b)At this time, the second landing plug is isolated by the planarization process before the storage electrode is formed, so an electric field cannot be applied from the outside. Therefore, the storage electrode patterning is not a contact hole type in a normal main cell region, but a string pattern in which contact holes in the x-direction face each other. In order to evaluate the bridge characteristics between strings, a bridge pattern is implemented by connecting string patterns one by one as shown in FIG. 1F. (Storage node string pattern) (27a, 27b)
그러나, 상기 방법은 저장전극 간 자체에 브릿지가 발생되는 경우나 저장전극 형성 공정이 하부층에 영향을 미치는 경우에 있어서, 실제 제2 콘택플러그 브릿지 특성 분석에 혼란을 주는 문제점이 있다.However, the method has a problem in that the second contact plug bridge characteristics are confused when the bridge is generated between the storage electrodes itself or when the storage electrode formation process affects the lower layer.
또한, 저장전극 상부에 항상 존재하는 통짜(Full-bar) 플레이트 전극으로 인하여 상기 두 스트링 패턴(27a,27b)에 연결된 메탈라인은 항상 쇼트 상태가 되기 때문에, 저장전극 노드 제1,2 스트링 패턴(27a,27b) 간의 브릿지 검사를 위한 패드 (pad)는 일반적인 패드 구성 방법으로는 브릿지 평가가 불가능한 문제점이 있다.In addition, since the metal lines connected to the two string patterns 27a and 27b are always short due to the full-bar plate electrode that is always present on the storage electrode, the storage electrode node first and second string patterns ( The pad for the bridge inspection between 27a and 27b has a problem in that it is impossible to evaluate the bridge by a general pad configuration method.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위하여,The present invention to solve the above problems according to the prior art,
저장전극의 형성공정 없이 비트라인과 제2 랜딩플러그의 일부만을 변형하여 형성된 제2 랜딩플러그 스트링 패턴을 이용하며, 별도의 패드 구성방법 없이 제2 랜딩플러그의 브릿지 특성을 검사할 수 있도록 하는 반도체소자의 테스트 패턴 형성방법을 제공하는데 그 목적이 있다.A semiconductor device that uses a second landing plug string pattern formed by deforming only a portion of a bit line and a second landing plug without forming a storage electrode, and allows inspection of bridge characteristics of the second landing plug without a separate pad configuration method. Its purpose is to provide a method of forming a test pattern.
도 1a 내지 도 1f 는 종래기술에 따른 반도체소자의 테스트 패턴 형성방법을 도시한 단면도.1A to 1F are cross-sectional views illustrating a test pattern forming method of a semiconductor device according to the prior art.
도 2a 내지 도 2c 는 본 발명의 실시 예에 따른 반도체소자의 테스트 패턴 형성방법을 도시한 단면도.2A to 2C are cross-sectional views illustrating a test pattern forming method of a semiconductor device according to an embodiment of the present invention.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
11 : 활성영역13 : 게이트전극11 active region 13 gate electrode
15 : 제1 랜딩플러그 콘택 격리막17a : 저장전극용 제1 랜딩플러그15: first landing plug contact isolation layer 17a: first landing plug for storage electrode
17b : 비트라인용 제1 랜딩플러그19,31 : 비트라인17b: first landing plug for bit line 19, 31: bit line
21,33 : 제2 랜딩플러그 콘택 격리막23,35 : 제2 랜딩플러그 영역21,33: second landing plug contact isolation layer 23,35: second landing plug region
25 : 제2 랜딩플러그25: second landing plug
27a,27b : 스트링 형태의 저장전극 스트링 패턴27a, 27b: string storage electrode string pattern
29 : 저장전극 절연막29: storage electrode insulating film
37a,37b : 스트링 형태의 제2 랜딩플러그 패턴37a, 37b: second landing plug pattern in the form of a string
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 테스트 패턴 형성방법은,In order to achieve the above object, a test pattern forming method of a semiconductor device according to the present invention,
반도체기판 상에 게이트전극을 형성하는 공정과,Forming a gate electrode on the semiconductor substrate;
제1 랜딩플러그 콘택 격리막을 형성하고 이를 매립하는 랜딩플러그 도전층을 전체표면상부에 형성하는 공정과,Forming a first landing plug contact isolation film and forming a landing plug conductive layer on the entire surface of the same;
상기 저장전극용 및 비트라인용 제1 랜딩플러그를 격리시키는 평탄화 공정과,A planarization process of isolating the first landing plug for the storage electrode and the bit line;
상기 비트라인용 제1 랜딩플러그에 접속되는 비트라인을 형성하되, 저장전극용 제1 랜딩플러그 부분에서 절단된 형태로 형성하는 공정과,Forming a bit line connected to the first landing plug for the bit line, wherein the bit line is cut in a shape of the first landing plug for the storage electrode;
전체표면상부에 층간절연막을 형성하고 상기 저장전극용 제1 랜딩플러그 및 제1 랜딩플러그 콘택 격리막의 노출 부분을 식각하여 브릿지 형태로 제2 랜딩플러그 영역을 형성하되, 패드부까지 연결되도록 형성하는 공정과,Forming an interlayer insulating layer on the entire surface and etching the exposed portions of the first landing plug and the first landing plug contact isolation layer for the storage electrode to form a second landing plug region in the form of a bridge, and to be connected to the pad portion; and,
상기 제2 랜딩플러그 영역을 랜딩플러그 도전층으로 매립하는 공정과,Filling the second landing plug region with a landing plug conductive layer;
상기 비트라인이 노출되도록 상기 랜딩플러그 도전층을 평탄화하여 스트링 형태의 제2 랜딩플러그를 형성하되, 이웃하는 스트링끼리 브릿지 형태를 이루며 형성하는 공정을 포함하는 것과,Forming a second landing plug having a string shape by planarizing the landing plug conductive layer to expose the bit line, and forming a bridge shape between neighboring strings;
상기 비트라인의 절단된 부분은 상기 비트라인 피치(pitch)의 1/10 ∼ 1/2 크기인 것과,The cut portion of the bit line is one tenth to one half of the bit line pitch,
상기 제2 랜딩플러그 영역은 자기정렬적인 콘택 (self-aligned contact, 이하 SAC 이라 함) 공정으로 형성되는 것과,The second landing plug region is formed by a self-aligned contact (hereinafter referred to as SAC) process,
상기 층간절연막은 USG ( undoped silicate glass ), BPSG ( boro phospho silicate glass ), HDP ( high density plasma ) 산화막 또는 TEOS ( tetra ethyl ortho silicate ) 중에서 선택되는 한가지로 형성되는 것과,The interlayer insulating film is formed of one selected from undoped silicate glass (USG), boro phospho silicate glass (BPSG), high density plasma (HDP) oxide film, or tetra ethyl ortho silicate (TEOS),
상기 랜딩플러그 도전층은 SEG ( selective growth ), 폴리실리콘, Ti/TiN 또는 Ru/RuOx중에서 선택되는 한가지로 형성되는 것과,The landing plug conductive layer is formed of one selected from SEG (selective growth), polysilicon, Ti / TiN or Ru / RuO x ,
상기 평탄화 공정은 CMP ( chemical mechanical polishing ) 공정으로 실시하는 것을 특징으로 한다.The planarization process may be performed by a chemical mechanical polishing (CMP) process.
한편, 본 발명의 원리는 다음과 같다.On the other hand, the principle of the present invention is as follows.
종래기술에서 제2 랜딩플러그에 접속되는 저장전극을 이용하여 저장전극 스트링 패턴을 브릿지 형태로 형성하고 이를 이용하여 상기 제2 랜딩 플러그 간의 브릿지 특성을 검사하였으나, 실제 저장전극간 브릿지가 유발되거나 저장전극 공정이 하부층에 영향을 주게 되면 제2 랜딩 플러그의 브릿지 특성 분석에 혼란이 유발되는 경우가 발생되고, 상기 브릿지 특성을 검사하기 위한 패드부 형성 공정시 상기 저장전극에 직접적으로 금속 콘택을 형성할 수 없게 되어 상기 패드부가 복잡해지는 문제점을 해결하기 위하여,In the prior art, the storage electrode string pattern was formed in the form of a bridge using the storage electrode connected to the second landing plug, and the bridge characteristics between the second landing plugs were examined using the same. When the process affects the lower layer, confusion may occur in analyzing the bridge characteristics of the second landing plug, and a metal contact may be directly formed on the storage electrode during the pad portion forming process for examining the bridge characteristics. In order to solve the problem that the pad portion is not complicated,
종래기술의 문제점을 유발시키는 저장전극의 형성공정 없이 비트라인과 제2 랜딩 플러그의 일부만을 변형하여 평탄화공정 후에도 상기 제2 랜딩 플러그가 완전히 격리 ( isolation ) 되지 않고 브리지 형태의 제2 랜딩플러그 스트링 패턴을 형성할 수 있도록 함으로써 제2 랜딩플러그 간의 브릿지 특성을 용이하게 테스트 할 수 있도록 하는 것이다.The second landing plug string pattern in the form of a bridge is not completely isolated after the planarization process by deforming only a part of the bit line and the second landing plug without forming a storage electrode, which causes a problem of the prior art. By making it possible to form a bridge to facilitate the test of the bridge characteristics between the second landing plug.
또한, 패드부까지 연결되는 브릿지 형태의 제2 랜딩플러그 영역을 이용하여 상기 제2 랜딩플러그 스트링 패턴과 패드부를 동시에 형성할 수 있도록 하는 것이다.In addition, the second landing plug string pattern and the pad portion may be simultaneously formed using a second landing plug region having a bridge shape connected to the pad portion.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2c 는 본 발명의 실시예에 따른 반도체소자의 테스트 패턴 형성방법을 도시한 단면도로서, 셀 매트릭스의 좌측 일부분만을 도시한다.2A to 2C are cross-sectional views illustrating a test pattern forming method of a semiconductor device in accordance with an embodiment of the present invention, and show only a left portion of the cell matrix.
도 2a 참조하면, 종래기술의 도 1a 와 같이 반도체기판(도시안됨) 상에 활성영역(11)을 정의하는 소자분리막(도시안됨)을 형성한다.Referring to FIG. 2A, an isolation layer (not shown) defining an active region 11 is formed on a semiconductor substrate (not shown) as shown in FIG. 1A of the related art.
그리고, 상기 반도체기판 상에 게이트전극(13)을 형성한다. 이때, 상기 게이트전극(13)은 상부에 하드마스크층(도시안됨)이 형성된 것이다.A gate electrode 13 is formed on the semiconductor substrate. In this case, a hard mask layer (not shown) is formed on the gate electrode 13.
전체표면상부에 층간절연막(도시안됨)을 형성하고 상기 층간절연막을 패터닝하여 제1 랜딩플러그 콘택 격리막(15)을 형성한다.An interlayer insulating film (not shown) is formed over the entire surface, and the interlayer insulating film is patterned to form a first landing plug contact isolation film 15.
그 다음, 종래기술의 도 1b 와 같이 전체표면상부에 제1 랜딩플러그 폴리를 증착하고 상기 제1 랜딩플러그(17a,17b)가 노출되도록 평탄화공정을 진행한다.Next, as shown in FIG. 1B of the prior art, a first landing plug poly is deposited on the entire surface and a planarization process is performed to expose the first landing plugs 17a and 17b.
이때, 제1 랜딩플러그는 저장전극용(17a)과 비트라인용(17b)으로 형성된다.In this case, the first landing plug is formed for the storage electrode 17a and the bit line 17b.
상기 저장전극용 제1 랜딩플러그(17a)와 비트라인용 제1 랜딩플러그(17b)는 게이트(13) 및 제1 랜딩플러그 콘택 격리막(15)으로 인해 격리된다.The first landing plug 17a for the storage electrode and the first landing plug 17b for the bit line are isolated by the gate 13 and the first landing plug contact isolation layer 15.
그 다음, 전체표면상부에 다른 층간절연막(도시안됨)을 형성하고 상기 다른 층간절연막을 통하여 상기 저장전극용 제1 랜딩 플러그(17b)에 접속되는 비트라인(31)을 형성한다. 여기서, 상기 비트라인(31)은 상부에 하드마스크층이 형성된 것이다.Then, another interlayer insulating film (not shown) is formed over the entire surface, and a bit line 31 connected to the first landing plug 17b for the storage electrode is formed through the other interlayer insulating film. Here, the bit line 31 is a hard mask layer formed on top.
이때, 상기 비트라인(31)은 상기 게이트전극(13)과 직교하되, 저장전극용 제1 랜딩플러그 부분에서 절단된 형태로 형성한 것이다.In this case, the bit line 31 is orthogonal to the gate electrode 13, and is formed in a form cut from the first landing plug for the storage electrode.
보다 상세하게, 상기 비트라인(31)은 상기 저장전극용 제1 랜딩플러그(17a) 간의 랜딩플러그 콘택 격리막(15) 상에서 상기 비트라인(31) 피치 ( pitch ) 의 1/10 ∼ 1/2 크기만큼 절단된 형태로 형성한 것이다.More specifically, the bit line 31 is about 1/10 to 1/2 the pitch of the bit line 31 on the landing plug contact isolation layer 15 between the first landing plug 17a for the storage electrode. It is formed in the form cut.
도 2b 를 참조하면, 절단된 형태의 비트라인 형성 후, 전체표면상부에 또 다른 층간절연막(33)을 증착하고, 상기 저장전극용 제1 랜딩플러그(17a) 및 제1 랜딩플러그 콘택 격리막(15) 노출 부분을 식각하여, 브릿지 형태로 제2 랜딩플러그 영역(35)을 형성한다.Referring to FIG. 2B, after forming the cut bit line, another interlayer insulating layer 33 is deposited on the entire surface, and the first landing plug 17a and the first landing plug contact isolation layer 15 for the storage electrode are deposited. The exposed portion is etched to form the second landing plug region 35 in the form of a bridge.
도 2c 를 참조하면, 상기 제2 랜딩플러그 영역(35)을 매립하는 랜딩 플러그 폴리를 전체표면상부에 형성한다.Referring to FIG. 2C, a landing plug poly filling the second landing plug region 35 is formed on the entire surface.
상기 비트라인(31)이 노출되도록 상기 랜딩 플러그 폴리를 평탄화하여, 스트링 형태의 제2 랜딩플러그 패턴(37a,37b)이 형성하며, 이웃하는 스트링끼리 브릿지 형태를 이루도록 형성한다.The landing plug poly is planarized so that the bit line 31 is exposed, and second landing plug patterns 37a and 37b in a string form are formed, and neighboring strings are formed to form bridges.
여기서, 상기 제2 랜딩플러그 영역(35)은 식각공정시 패드부까지 연결되도록 형성하여 상기 도 2c 의 공정후 후속 공정 없이 상기 제2 랜딩플러그의 브릿지 특성을 검사할 수 있도록 한다.Here, the second landing plug region 35 is formed to be connected to the pad portion during the etching process so that the bridge characteristics of the second landing plug can be inspected without a subsequent process after the process of FIG. 2C.
그리고, 본 발명에 사용되는 층간절연막(33)은 USG, BPSG, HDP 또는 TEOS 중에서 선택되는 한가지로 형성한 것이고, 상기 랜딩플러그 폴리는 SEG, Ti/TiN 또는 Ru/RuOx중에서 한가지로 형성한 것이며, 상기 평탄화공정은 CMP 공정으로 실시한 것이다.The interlayer insulating film 33 used in the present invention is formed of one selected from USG, BPSG, HDP, and TEOS, and the landing plug poly is formed of one of SEG, Ti / TiN, or Ru / RuO x . The planarization step is performed by a CMP process.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 테스트 패턴 형성방법은,As described above, the test pattern forming method of the semiconductor device according to the present invention,
저장전극의 형성 공정 없이 변형된 비트라인 및 제2 랜딩플러그 영역을 형성하여 제2 랜딩 플러그의 브릿지 특성 검사를 용이하게 실시할 수 있도록 하고, 저장전극 형성공정에 따른 문제점을 해결할 수 있으므로 정확한 분석을 가능하게 하는 효과를 제공한다.By forming the modified bit line and the second landing plug region without forming the storage electrode, the bridge characteristics of the second landing plug can be easily inspected, and the problems caused by the storage electrode forming process can be solved. Provide the effect of enabling it.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020063833A KR20040035099A (en) | 2002-10-18 | 2002-10-18 | A method for forming a test pattern of a semiconductor device |
Applications Claiming Priority (1)
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| KR1020020063833A KR20040035099A (en) | 2002-10-18 | 2002-10-18 | A method for forming a test pattern of a semiconductor device |
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| KR1020020063833A KR20040035099A (en) | 2002-10-18 | 2002-10-18 | A method for forming a test pattern of a semiconductor device |
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| KR (1) | KR20040035099A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102157496A (en) * | 2010-02-12 | 2011-08-17 | 中芯国际集成电路制造(上海)有限公司 | Contact hole test device and method for testing leakage current of grid by active area contact hole |
-
2002
- 2002-10-18 KR KR1020020063833A patent/KR20040035099A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN102157496A (en) * | 2010-02-12 | 2011-08-17 | 中芯国际集成电路制造(上海)有限公司 | Contact hole test device and method for testing leakage current of grid by active area contact hole |
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