KR100308204B1 - Method for forming contact between devices - Google Patents
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Abstract
본 발명은 반도체 제조 방법 중 소자간의 콘택 형성 방법에 관한 것으로, 비트 라인을 형성할 때, 상기 비트 라인 사이에 콘택 패드를 동시에 형성한다. 그리고나서, 상기 콘택 패드 상부에 콘택 플러그를 형성하므로 오정렬 마진을 줄일 수 있다. 또한, 상기 콘택 패드와 비트라인 간의 충분한 격리 마진을 확보할 수 있으며 상기 콘택 플러그와 콘택 패드간의 접촉 면적을 확보할 수 있어서 콘택 저항을 줄일 수 있는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a contact between devices in a semiconductor manufacturing method. When forming a bit line, a contact pad is simultaneously formed between the bit lines. Then, since a contact plug is formed on the contact pad, misalignment margin can be reduced. In addition, it is possible to secure a sufficient isolation margin between the contact pad and the bit line, and to secure a contact area between the contact plug and the contact pad, thereby reducing contact resistance.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로 소자 간의 콘택 형성 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for forming a contact between devices.
현재의 디자인 룰(design rule)이 0.20㎛ 이하로 작아지면서 반도체 장치의 집적도는 점점 증가하고 반도체 소자는 점점 작아지고 있다. 이에 따라, 각 공정간의 정렬 마진(align margin) 확보가 중요시되고 있다. 특히, 콘택 플러그(contact plug)와 비트 라인 간의 오정렬(misalign)로 인하여 소자의 결함을 초래하게 된다.As current design rules become smaller than 0.20 µm or less, the degree of integration of semiconductor devices is increasing and semiconductor devices are becoming smaller. Accordingly, it is important to secure an alignment margin between each process. In particular, misalignment between the contact plug and the bit line results in device defects.
도 1은 종래의 소자간의 콘택 형성 방법에 의한 문제점을 보여주는 단면도이다.1 is a cross-sectional view showing a problem caused by a conventional method for forming a contact between devices.
도 1을 참조하면, 콘택 패드(contact pad, 110)가 형성된 반도체 기판 상에 제 1 절연막(112)이 증착된다. 상기 제 1 절연막(112) 상에 제 1 폴리 실리콘막(114)과 텅스텐 실리사이드막(tungsten silicide layer, 116)이 증착된다. 사진 공정을 통해 상기 텅스텐 실리사이드막(116)과 제 1 폴리실리콘막(114)이 패터닝되어 비트 라인(114, 116)이 형성된다. 상기 비트 라인은 상기 콘택 패드(110) 사이에 위치되도록 형성된다.Referring to FIG. 1, a first insulating layer 112 is deposited on a semiconductor substrate on which contact pads 110 are formed. A first polysilicon layer 114 and a tungsten silicide layer 116 are deposited on the first insulating layer 112. The tungsten silicide layer 116 and the first polysilicon layer 114 are patterned through a photolithography process to form bit lines 114 and 116. The bit line is formed to be positioned between the contact pads 110.
상기 비트 라인(114, 116)을 포함하여 상기 기판 전면에 제 2 절연막(112)이 증착된다. 사진 공정을 통해 상기 콘택 패드(110)가 노출되도록 상기 제 2 및 제 1 절연막(112)이 식각되어 콘택홀이 형성된다. 상기 콘택홀을 채우도록 상기 기판 전면에 제 2 폴리실리콘막(118)이 증착된 후 상기 제 2 절연막이 노출되도록 평탄화 식각되므로 콘택 플러그(118)가 형성된다.A second insulating layer 112 is deposited on the entire surface of the substrate including the bit lines 114 and 116. The second and first insulating layers 112 are etched to expose the contact pads 110 through a photo process to form contact holes. Since the second polysilicon layer 118 is deposited on the entire surface of the substrate to fill the contact hole, the contact plug 118 is formed because the second insulating layer is flattened to expose the second insulating layer.
이 때, 상기 비트 라인(114, 116)간의 간격이 짧고 상기 절연막(112)이 두껍기 때문에 상기 콘택홀의 정확한 정렬이 어려워 오정렬이 발생된다. 그래서, 도 1에 나타난 바와 같이, 상기 콘택 플러그(118)와 상기 비트 라인 사이의 간격 M3 및 M4가 M1 및 M2에 비해 짧아지는 현상이 발생된다. 이로 인해, 상기 비트라인(114, 116)과 콘택 플러그(118) 사이에 누설 전류가 생길 수 있으면 단락(short)의 우려가 있다. 또한, 상기 절연막(112)이 두꺼워 식각이 깊게 진행되면 상기 콘택홀이 아래로 내려갈수록 폭이 좁아지는 모양(taper profile)이 되고 콘택홀이 넓은 것과 좁은 것 또는 콘택홀이 밀할 영역과 소한 영역 간의 식각 선택비가 달라지는 로딩 효과(loading effect)에 의해 상기 콘택홀 식각이 완전히 이루어지지 않아 상기 콘택 패드(110)가 완전히 오픈(open)되지 않는 곳이 생길 수 있다. 이렇게 상기 콘택 패드(110)와의 오픈(open) 면적이 좁아지면 콘택 면적이 좁아져서 콘택 저항이 커진다. 이로 인해, 신호의 오류 및 전력 손실을 유발할 수 있다.At this time, since the gap between the bit lines 114 and 116 is short and the insulating layer 112 is thick, accurate alignment of the contact holes is difficult, resulting in misalignment. Thus, as shown in FIG. 1, a phenomenon in which the spacing M3 and M4 between the contact plug 118 and the bit line is shorter than that of M1 and M2 occurs. As a result, if a leakage current may occur between the bit lines 114 and 116 and the contact plug 118, there is a risk of short circuit. In addition, when the insulating layer 112 is thick and the etching proceeds deeply, the contact hole descends downward to have a taper profile. Due to a loading effect in which the etching selectivity is changed, the contact hole etching may not be completely performed, and thus, the contact pad 110 may not be completely opened. If the open area with the contact pad 110 is narrowed in this way, the contact area is narrowed and the contact resistance is increased. This may cause signal error and power loss.
본 발명의 목적은 콘택 플러그의 오정렬 문제를 해결하는 방법을 제공하는 것에 있다.It is an object of the present invention to provide a method for solving the problem of misalignment of a contact plug.
본 발명의 다른 목적은 콘택 패드와 콘택 플러그 사이의 충분한 접촉 면적을 확보하는 방법을 제공하는 것에 있다.Another object of the present invention is to provide a method for securing a sufficient contact area between a contact pad and a contact plug.
본 발명의 또 다른 목적은 로딩 효과를 최소화할 수 있는 방법을 제공하는 것에 있다.Another object of the present invention is to provide a method capable of minimizing the loading effect.
도 1은 종래의 소자간의 콘택 형성 방법의 문제점을 보여주는 단면도 및;1 is a cross-sectional view showing a problem of a conventional method for forming a contact between devices;
도 2a 내지 도 2f는 본 발명의 실시예에 따른 소자간의 콘택 형성 방법을 순차적으로 보여주는 단면도이다.2A through 2F are cross-sectional views sequentially illustrating a method for forming a contact between devices according to an exemplary embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
210 : 제 1 콘택 패드 212 : 제 1 절연막210: first contact pad 212: first insulating film
214 : 제 1 콘택홀 216 : 제 1 폴리실리콘214: first contact hole 216: first polysilicon
218 : 텅스텐 실리사이드 220 : 비트 라인218 tungsten silicide 220 bit line
222 : 제 2 콘택 패드 224 : 제 2 절연막222: second contact pad 224: second insulating film
226 : 제 2 콘택홀 228 : 제 2 폴리실리콘(콘택 플러그)226: second contact hole 228: second polysilicon (contact plug)
상술한 목적을 달성하기 위한 본 발명에 의하면, 소자 사이의 콘택 형성 방법은, 제 1 콘택 패드가 형성된 반도체 기판 상에 제 1 절연막을 증착한다. 상기 제 1 콘택 패드가 노출되도록 상기 제 1 절연막을 식각하여 제 1 콘택홀을 형성한다. 상기 제 1 콘택홀을 채우도록 상기 제 1 절연막 상에 제 1 도전막을 증착한다. 상기 제 1 도전막 상에 제 2 도전막을 증착한다. 사진 공정을 통해 상기 제 1 절연막이 노출되도록 상기 제 2, 제 1 도전막을 식각하여 비트 라인과 제 2 콘택 패드를 형성한다. 상기 기판 전면에 제 2 절연막을 증착한다. 상기 제 2 콘택 패드 상부 표면이 노출되도록 상기 제 2 절연막을 식각하여 제 2 콘택홀을 형성한다. 상기 제 2 절연막 상에 제 3 도전막을 증착하여 상기 제 2 콘택홀을 채운다.According to the present invention for achieving the above object, a method for forming a contact between elements deposits a first insulating film on a semiconductor substrate on which a first contact pad is formed. The first insulating layer is etched to expose the first contact pad to form a first contact hole. A first conductive layer is deposited on the first insulating layer to fill the first contact hole. A second conductive film is deposited on the first conductive film. The bit line and the second contact pad are formed by etching the second and first conductive layers to expose the first insulating layer through a photolithography process. A second insulating film is deposited on the entire surface of the substrate. The second insulating layer is etched to expose the upper surface of the second contact pad to form a second contact hole. A third conductive film is deposited on the second insulating film to fill the second contact hole.
(실시예)(Example)
도 2a 내지 도 2f를 참조하여 본 발명의 실시예를 자세히 설명한다.An embodiment of the present invention will be described in detail with reference to FIGS. 2A to 2F.
본 발명의 신규한 콘택 플러그 형성 방법은 비트 라인 형성시 콘택 패드를 동시에 형성하므로 상부 구조물과 하부 구조물 사이의 콘택 플러그 형성시 발생하는 오정렬을 줄이고 충분한 절연 마진을 확보할 수 있다.The novel contact plug forming method of the present invention simultaneously forms contact pads when forming bit lines, thereby reducing misalignment occurring when forming contact plugs between the upper structure and the lower structure and ensuring sufficient insulation margin.
이하 도 2a 내지 도 2f는 본 발명의 실시예에 따른 소자간의 콘택 형성 방법을 보여주는 단면도이다.2A to 2F are cross-sectional views illustrating a method for forming a contact between devices according to an embodiment of the present invention.
도 2a를 참조하면, 반도체 기판 상에 제 1 콘택 패드(210)가 형성된다. 상기 제 1 콘택 패드(210)는 하부 구조물과의 콘택 마진(margin)을 확보하기 위해 형성된다. 상기 제 1 콘택 패드(210)는 폴리실리콘 또는 도핑된 폴리실리콘(doped poly-Si) 등으로 형성된다.Referring to FIG. 2A, a first contact pad 210 is formed on a semiconductor substrate. The first contact pad 210 is formed to secure a contact margin with the lower structure. The first contact pad 210 is formed of polysilicon, doped polysilicon, or the like.
도 2b를 보는 바와 같이, 상기 기판 전면에 제 1 절연막(212)이 증착된다. 상기 제 1 절연막(212)은 실리콘 산화막(SiO2), 필링(filling) 특성이 좋은BPSG(Boron Phosphorus Silicate Glass) 또는 HDP(High Density Plasma) 산화막 등으로 형성된다. 사진 공정을 통해 상기 제 1 콘택 패드(210) 상부 표면이 노출되도록 상기 제 1 절연막(212)이 식각 된다. 이로써, 상기 제 1 절연막(212) 내에 제 1 콘택홀(contact hole, 214)이 형성된다.As shown in FIG. 2B, a first insulating film 212 is deposited on the entire surface of the substrate. The first insulating layer 212 may be formed of a silicon oxide film (SiO 2 ), a boron phosphorous silica glass (BPSG), or a high density plasma (HDP) oxide film having good filling characteristics. The first insulating layer 212 is etched to expose the upper surface of the first contact pad 210 through a photolithography process. As a result, a first contact hole 214 is formed in the first insulating layer 212.
도 2c를 참조하면, 상기 제 1 콘택홀(214)이 채워지도록 상기 기판 전면에 제 1 폴리실리콘막(216)이 증착된다. 상기 제 1 폴리실리콘막(216) 대신에 도전성이 좋은 도핑된 폴리실리콘막이 증착될 수도 있다. 상기 제 1 폴리실리콘막(216) 상에 도전성이 좋은 금속 실리사이드, 바람직하게는 텅스텐 실리사이드막(218)이 증착된다. 상기 텅스텐 실리사이드막(218)은 전기 비저항 값이 30-70 μΩ-cm로 600 μΩ-cm인 상기 제 1 폴리 실리콘(216)에 비해 훨씬 낮고 열적 안전성이 우수하다.Referring to FIG. 2C, a first polysilicon layer 216 is deposited on the entire surface of the substrate to fill the first contact hole 214. Instead of the first polysilicon layer 216, a doped polysilicon layer having good conductivity may be deposited. A highly conductive metal silicide, preferably a tungsten silicide layer 218 is deposited on the first polysilicon layer 216. The tungsten silicide layer 218 is much lower than the first polysilicon 216 having an electrical resistivity of 30 μm-cm and 600 μm-cm, and is excellent in thermal stability.
상기 텅스텐 실리사이드막(218)은 산화막과의 접착성이 불량하기 때문에 상기 제 1 절연막(212) 상에 직접 상기 텅스텐 실리사이드막을 증착하지 못한다. 그래서, 도 2c에서와 같이 상기 제 1 폴리실리콘막(216) 상에 증착된다. 따라서 상기 제 1 실리콘막(216)은 상기 텅스텐 실리사이드막(218)과 제 1 절연막(212)의 접착을 위해 최소한의 두께만 가지면 된다.Since the tungsten silicide layer 218 has poor adhesion to an oxide layer, the tungsten silicide layer 218 may not be deposited directly on the first insulating layer 212. Thus, it is deposited on the first polysilicon film 216 as shown in FIG. 2C. Therefore, the first silicon layer 216 only needs to have a minimum thickness to bond the tungsten silicide layer 218 and the first insulating layer 212 to each other.
도 2d를 보면, 사진 공정을 통해 상기 제 1 절연막(212)이 노출되도록 상기 텅스텐 실리사이드막(218) 및 상기 제 1 폴리실리콘막(216)이 식각된다. 상기 식각 공정은 Cl2, SF6및 O2기체 등을 식각 반응 기체로 사용한 플라즈마 식각으로 수행된다. 이와 같은 식각 공정을 통해 수직성이 좋은 식각이 진행된다. 이로써, 상기 기판 상에 비트 라인(220)과 제 2 콘택 패드(222)가 동시에 형성된다. 도 2dd는 위에서 바라본 평면도이다. A-A' 절단면이 도 2d이다.Referring to FIG. 2D, the tungsten silicide layer 218 and the first polysilicon layer 216 are etched to expose the first insulating layer 212 through a photographic process. The etching process is performed by plasma etching using Cl 2 , SF 6 and O 2 gas as an etching reaction gas. Through such an etching process, good vertical etching is performed. As a result, the bit line 220 and the second contact pad 222 are simultaneously formed on the substrate. 2dd is a plan view seen from above. AA ′ cut surface is in FIG. 2D.
도 2e를 참조하면, 상기 기판 전면에 제 2 절연막(224)이 증착된다. 상기 제 2 절연막(224)은 상기 제 1 절연막(212)과 동일하게 SiO2, BPSG, HDP 산화막 중 하나 또는 혼합물로 형성된다. 사진 공정을 통해 상기 텅스텐 실리사이드막(218) 상부 표면이 노출되도록 상기 제 2 절연막(224)이 식각되어 제 2 콘택홀(226)이 형성된다.Referring to FIG. 2E, a second insulating film 224 is deposited on the entire surface of the substrate. The second insulating layer 224 is formed of one or a mixture of SiO 2 , BPSG, and HDP oxide layers in the same manner as the first insulating layer 212. The second insulating layer 224 is etched to expose the upper surface of the tungsten silicide layer 218 through a photolithography process to form a second contact hole 226.
도 2f를 참조하면, 상기 제 2 콘택홀(226)을 채우도록 상기 기판 전면에 제 2 폴리실리콘막(228)이 증착된다. 상기 제 2 폴리실리콘막(228) 대신에 도전성이 좋은 도핑된 폴리실리콘막이 사용될 수 있다. 상기 제 2 절연막(224)이 노출되도록 상기 제 2 폴리실리콘막(228)이 평탄화 식각되므로 콘택 플러그(228)가 형성된다. 상기 평탄화 식각 공정은 화학적 기계적 연마(CMP : Chemical Mechanical Polishing) 방법 또는 에치백(etch back) 공정을 통해 수행된다.Referring to FIG. 2F, a second polysilicon layer 228 is deposited on the entire surface of the substrate to fill the second contact hole 226. Instead of the second polysilicon layer 228, a doped polysilicon layer having good conductivity may be used. Since the second polysilicon layer 228 is planarized and etched to expose the second insulating layer 224, a contact plug 228 is formed. The planarization etching process is performed through a chemical mechanical polishing (CMP) method or an etch back process.
본 발명은 비트 라인을 형성하면서 동시에 콘택 패드를 형성하므로 콘택 플러그의 오정렬 발생에 의한 소자 격리 문제를 해결하는 효과가 있다.The present invention has the effect of solving the problem of device isolation due to misalignment of the contact plug because the contact pad is formed at the same time forming the bit line.
또한, 콘택 플러그와 콘택 패드와의 접촉 면적이 넓어져 콘택 저항을 줄일 수 있는 효과가 있다.In addition, the contact area between the contact plug and the contact pad is increased, thereby reducing the contact resistance.
그리고, 한 번에 식각하던 깊이를 두 번에 걸쳐 식각하기 때문에 콘택 넓이의 차이에 따라 발생하는 로딩 효과를 최소화 할 수 있는 효과가 있다.In addition, since the etching depth is etched twice, the loading effect caused by the difference in contact area is minimized.
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