KR20040032494A - Detection apparatus and method for synchronization separation in data stream - Google Patents
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Abstract
Description
본 발명은 디지털 통신 시스템에서 송신측과 수신측 간에 동작을 일치시키는 동기에 관한 것으로서, 특히 수신 데이터 열에서 프레임 동기 정보를 추출하고 동기 이탈을 판단하는 데이터 열의 동기 이탈 판정 장치 및 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to synchronization for synchronizing operation between a transmitting side and a receiving side in a digital communication system. More particularly, the present invention relates to an apparatus and method for determining a deviation in data sequence for extracting frame synchronization information from a received data sequence and determining deviation.
EUROCOM 통신 시스템에서는 프레임의 동기 비트 위치에서 추출한 프레임 동기 정보가 미리 규정된 FAS 패턴과 일치할 경우에는 동기 획득 상태로 판단하게 되며, 정의된 FAS 패턴과 일치하지 않을 경우에는 동기 상실 상태, 즉 동기 이탈로 판단하게 된다. 즉, 수신된 데이터 열의 동기 상태를 확인하기 위해서는 프레임의 시작 비트가 FAS 패턴과 동일한 지 검사해야 하는데, 이를 위해서는 프레임의 시작 위치를 알아야 하고, 만일 FAS 패턴이 15비트로 이루어진다면 15개의 프레임을 모두 수신한 후 FAS 패턴과 비교하는 과정이 필요하다. 따라서 수신 데이터 열의 동기이탈을 검출하기 위해서는 수신된 데이터 열에서 프레임 동기 정보를 추출하는 과정과, 추출된 프레임 동기 정보를 FAS 패턴과 비교하여 동기이탈을 검출하는 과정이 필요하다.In the EUROCOM communication system, if the frame synchronization information extracted from the sync bit position of a frame matches a predefined FAS pattern, it is regarded as a synchronization acquisition state. Will be judged. That is, to check the synchronization state of the received data string, it is necessary to check whether the start bit of the frame is the same as the FAS pattern. To do this, the start position of the frame must be known. If the FAS pattern is 15 bits, all 15 frames are received. After that, we need to compare it with the FAS pattern. Therefore, in order to detect the deviation of the received data sequence, a process of extracting frame synchronization information from the received data sequence and comparing the extracted frame synchronization information with the FAS pattern are required to detect the deviation.
이하, 종래 기술에 의한 MLS 검출기에 대하여 설명한다.Hereinafter, the MLS detector according to the prior art will be described.
도 1a 및 도 1b는 종래 기술에 의한 MLS 검출기를 설명하기 위한 도면으로서, 도 1a는 MLS 검출기이고, 도 1b는 MLS 검출기의 입력과 출력의 신호 파형도이다.1A and 1B are diagrams for explaining an MLS detector according to the prior art, in which FIG. 1A is an MLS detector, and FIG. 1B is a signal waveform diagram of an input and an output of the MLS detector.
도 1a를 참조하면, MLS 검출기는 D 플립 플롭들과 합산기들로 이루어진다. 추출한 프레임 동기 정보가 입력단자를 통해 입력되면 출력으로는 FAS 패턴과 일치하는지에 대한 판정값이 출력된다. 즉, 도 1b를 참조하여 설명하면, 입력값인 IN1 이 올바른 FAS 패턴인 경우 출력값인 OUT1은 비트 "1"이 출력되는 것을 알 수 있다. 그러나 IN2 와 같이 연속된 "1"의 데이터가 입력되면 OUT2 에서 보는 바와 같이 MLS 검출기가 오동작하는 문제점이 있다.Referring to FIG. 1A, the MLS detector consists of D flip flops and summers. When the extracted frame synchronization information is input through an input terminal, a determination value as to whether the frame synchronization information matches the FAS pattern is output. That is, referring to FIG. 1B, when the input value IN1 is the correct FAS pattern, it can be seen that the output value OUT1 is output as bit "1". However, when continuous "1" data such as IN2 is input, the MLS detector malfunctions as shown in OUT2.
이렇게 FAS 패턴을 이용한 동기이탈을 검출하기 위한 MLS(Maximum Length Sequence) 검출기는 실시간으로 FAS 동기 패턴 일치여부를 판정할 수 있다. 그런데 EUROCOM 통신 시스템에서는 수신 데이터 열에서 프레임의 경계를 식별할 수 있는 동기 비트의 위치를 알 수 없기 때문에, 동기 비트의 위치를 알기 위해서 만약 8개의 채널로 구성된 한 프레임이 있을 경우 각각의 채널에 대한 동기 검출 과정이 필요하게 된다. 즉, 데이터 열의 구조와 FAS 패턴을 설명하기 위한 도면인 도 2를 참조하면, FAS는 "000011101100101" 패턴이 반복되며, 데이터 열은 각각의 프레임으로 이루어져 프레임의 맨 앞에 동기 정보를 갖는 비트가 위치하게 된다. 그런데, 데이타열(A)와 같이 프레임의 시작 비트가 FAS 채널인 경우에는 채널을 변경하지 않고 동기 검출을 할 수 있지만, 데이터열(B)와 같이 FAS 채널이 나중에 수신될 경우에는 채널을 변경할 필요가 있다. 그러나 종래의 MLS 검출기를 이용한 동기이탈 검출 방법은 수신 데이터열이 프레임의 동기 채널로 시작된다는 전제하에 프레임 클럭을 이용하여 하나의 동기 채널에 대한 동기이탈 검출을 수행하였다. 따라서 MLS 검출기를 사용하기 위해서는 프레임에서 프레임 동기 정보를 갖는 비트를 정확히 추출하는 과정이 선행되어야 하는 문제점이 있었다.The MLS detector for detecting deviation using the FAS pattern may determine whether the FAS synchronization pattern matches in real time. However, in the EUROCOM communication system, since the position of the sync bit for identifying the frame boundary in the received data stream is not known, in order to know the position of the sync bit, if there is one frame composed of 8 channels, The synchronization detection process is necessary. That is, referring to FIG. 2, which is a view for explaining the structure of the data string and the FAS pattern, the FAS pattern is repeated "000011101100101", and the data string is composed of each frame so that the bit having the synchronization information is placed at the beginning of the frame. do. By the way, when the start bit of the frame is a FAS channel like the data string A, the synchronous detection can be performed without changing the channel. However, when the FAS channel is received later like the data string B, the channel needs to be changed. There is. However, in the conventional deviation detection method using the MLS detector, a deviation detection for one synchronization channel is performed using a frame clock on the premise that the received data sequence starts with the synchronization channel of the frame. Therefore, in order to use the MLS detector, a process of accurately extracting bits having frame synchronization information from a frame has to be preceded.
본 발명이 이루고자 하는 기술적 과제는, 데이터 열의 채널을 변경하면서 프레임 동기 정보를 추출하여 FAS 패턴과 비교함으로써 동기 이탈을 판단하고, FAS 동기 패턴 검출시 연속된 "1"이 입력될 때의 오류를 보정할 수 있는 데이터 열의동기 이탈 판정 장치를 제공하는데 있다.The technical problem to be solved by the present invention is to extract the frame synchronization information while changing the channel of the data stream and compare it with the FAS pattern to determine the deviation, and to correct the error when a continuous "1" is input when detecting the FAS synchronization pattern. The present invention provides a device for determining synchronization of data strings.
본 발명이 이루고자 하는 다른 기술적 과제는, 데이터 열의 채널을 변경하면서 프레임 동기 정보를 추출하여 FAS 패턴과 비교함으로써 동기 이탈을 판단하는 데이터 열의 동기 이탈 판정 방법을 제공하는 데 있다.Another technical problem to be solved by the present invention is to provide a method for determining the deviation of data strings by determining frame deviation information by changing frame channels of data streams and comparing the frame synchronization information with the FAS pattern.
도 1a 및 도 1b는 종래 기술에 의한 MLS 검출기를 설명하기 위한 도면.1A and 1B are diagrams for explaining an MLS detector according to the prior art.
도 2는 데이터 열의 구조와 FAS 패턴을 설명하기 위한 도면.2 is a view for explaining the structure of the data column and the FAS pattern.
도 3은 본 발명의 바람직한 실시예에 의한 데이터 열의 동기 이탈 판정 장치를 설명하기 위한 블록도.3 is a block diagram illustrating an apparatus for determining deviation of data strings according to a preferred embodiment of the present invention.
도 4는 도 3에 도시된 FAS 검출기에 대한 본 발명에 의한 일 실시예를 설명하기 위한 도면.4 is a view for explaining an embodiment according to the present invention for the FAS detector shown in FIG.
도 5는 도 4에 도시된 FAS 검출기의 동작 타이밍을 설명하기 위한 파형도.FIG. 5 is a waveform diagram illustrating the operation timing of the FAS detector shown in FIG. 4. FIG.
도 6은 본 발명의 바람직한 실시예에 의한 데이터 열의 동기 이탈 판정 방법을 설명하기 위한 플로우 차트.6 is a flowchart for explaining a method of determining deviation of data strings according to a preferred embodiment of the present invention.
상기 과제를 이루기 위해, 본 발명에 의한 데이터 열의 동기 이탈 판정 장치 는, 입력 클럭을 이용하여 프레임 클럭을 발생하는 프레임 클럭 발생부, 수신 데이터 열과 프레임 클럭 조정부로부터 입력된 프레임 클럭을 동기시켜 데이터 열에서 프레임 동기정보를 추출하는 동기정보 추출기, 프레임 동기정보와 미리 정의된 FAS 패턴이 일치하는지 판단하는 FAS 검출기, FAS 검출기의 출력신호에 따라 카운터 값을 증가 또는 감소시켜 채널 변경 여부를 결정하는 신호를 출력하는 Up-Down 카운터, Up-Down 카운터로부터 채널 변경 신호를 입력받아 채널 변경 횟수가 소정값을 초과하지 않으면 채널 변경 신호를 프레임 클럭 조정부로 출력하고, 소정값을 초과하면 동기이탈 판정신호를 하기 동기이탈 판정부로 출력하는 채널 변경부, 채널 변경부의 제어신호에 따라 프레임 클럭 발생부로부터 입력된 프레임 클럭의 위치를 조정하는 프레임 클럭 조정부 및 Up-Down 카운터 및 채널 변경부로부터 입력된 신호에 따라 동기이탈을 판정하는 동기이탈 판정부를 포함하는 것이 바람직하다.In order to achieve the above object, the apparatus for determining the synchronization of data streams according to the present invention comprises a frame clock generator for generating a frame clock using an input clock, a frame clock inputted from a received data string and a frame clock adjuster, A synchronization information extractor for extracting frame synchronization information, a FAS detector for determining whether the frame synchronization information matches a predefined FAS pattern, and a counter value is increased or decreased according to the output signal of the FAS detector to determine whether to change the channel. If the channel change signal is inputted from the up-down counter or up-down counter, the channel change signal is output to the frame clock adjusting unit if the number of channel change does not exceed the predetermined value. According to the control signal of the channel changer and the channel changer output to the deviation determination unit It is preferable to include a frame clock adjusting unit which adjusts the position of the frame clock input from the frame clock generating unit and a desynchronization determining unit which determines the deviating according to the signals input from the up-down counter and the channel changing unit.
상기 다른 과제를 이루기 위해, 본 발명에 의한 데이터 열의 동기 이탈 판정 방법은, 수신 데이터 열에서 프레임 동기 정보를 추출하는 (a) 단계, 프레임 동기 정보와 미리 정의된 FAS 패턴을 비교하는 (b) 단계, 프레임 동기 정보와 FAS 패턴이 일치하지 않으면, 카운터값을 감소시키는 (c) 단계, 카운터값이 기준값 이하이면 데이터 열의 채널을 변경하고 변경 전 채널이 마지막 채널인가 판단하며, 카운터값이 기준값을 초과하면 (b) 단계로 이동하는 (d) 단계, 변경 전 채널이 마지막 채널이면 동기 이탈로 판정하고, 마지막 채널이 아니면 상기 (a) 단계로 진행하는 (e) 단계, (c) 단계에서 상기 프레임 동기 정보와 상기 FAS 패턴이 일치하면 상기 카운터값을 증가시키는 (f) 단계 및 카운터값이 소정값 이상이면 동기 획득으로 판정하고, 카운터값이 소정값 미만이면 (b) 단계로 진행하는 (g) 단계를 포함하는 것이 바람직하다.According to another aspect of the present invention, there is provided a method of determining whether a data string is out of sync according to an embodiment of the present invention, extracting frame sync information from a received data string, and comparing frame sync information with a predefined FAS pattern. (C) decreasing the counter value if the frame synchronization information does not match the FAS pattern; if the counter value is less than or equal to the reference value, change the channel of the data stream and determine whether the channel before the change is the last channel, and the counter value exceeds the reference value. In step (b), if the channel before the change is the last channel, it is determined to be out of sync, and if the channel is not the last channel, the process proceeds to step (a) and step (c). (F) increasing the counter value if the synchronization information and the FAS pattern coincide; and if the counter value is greater than or equal to the predetermined value, determining that the synchronization is acquired, and the counter value is less than the predetermined value. And the inclusion of (g) the step of proceeding to step (b) is preferred.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the following embodiments are provided to those skilled in the art to fully understand the present invention, and may be modified in various forms, and the scope of the present invention is limited to the embodiments described below. It is not.
도 3은 본 발명의 바람직한 실시예에 의한 데이터 열의 동기이탈 판정 장치를 설명하기 위한 블록도로서, 동기 정보 추출기(302), 프레임 클럭 조정부(304), 프레임 클럭 발생부(306), FAS 검출기(308), Up-Down 카운터(310), 채널 변경부(312) 및 동기이탈 판정부(314)로 이루어진다. 본 발명의 바람직한 실시예에 의한 동기이탈 검출 장치는 데이터 열과 클럭을 수신하면서, 데이터 열의 하나의 채널에 대한 FAS 검출 기능을 수행한 후 동기 검출이 실패한 경우에는 인접 채널로 이동하여 동기 검출을 다시 수행할 수 있도록 한 것이다.3 is a block diagram illustrating an apparatus for determining a deviation of data strings according to a preferred embodiment of the present invention, and includes a synchronization information extractor 302, a frame clock adjuster 304, a frame clock generator 306, and a FAS detector ( 308, the up-down counter 310, the channel changing unit 312, and the deviation determination unit 314. The deviation detection apparatus according to the preferred embodiment of the present invention receives the data sequence and the clock, performs the FAS detection function for one channel of the data sequence, and if the synchronization detection fails, moves to the adjacent channel to perform the synchronization detection again. It is to be done.
프레임 클럭 발생부(306)는 입력단자 IN2를 통해 입력된 비트 클럭을 이용하여 프레임 클럭을 발생한다. 프레임 클럭 발생은 종래의 카운터에 의한 프레임 클럭 생성 방법을 사용하지 않고 입력된 비트 클럭을 프레임 크기만큼 분주시켜서 생성한다. 동기 정보 추출기(302)는 입력단자 IN1를 통해 입력된 수신 데이터 열과 프레임 클럭 조정부(304)를 통해 입력된 조정된 프레임 클럭을 동기시켜 데이터 열에서 프레임 동기 정보를 추출한다.The frame clock generator 306 generates a frame clock using the bit clock input through the input terminal IN2. The frame clock generation is generated by dividing the input bit clock by the frame size without using the conventional method of generating the frame clock by the counter. The synchronization information extractor 302 extracts frame synchronization information from the data stream by synchronizing the received data stream inputted through the input terminal IN1 and the adjusted frame clock inputted through the frame clock adjuster 304.
동기 정보 추출기(302)에서 출력된 프레임 동기 정보는 FAS 검출기(308)에서 미리 정의된 FAS 패턴과 비교되어 FAS 패턴과 일치하는지 여부를 통해 동기 이탈을 검출한다.The frame synchronization information output from the synchronization information extractor 302 is compared with a predefined FAS pattern in the FAS detector 308 to detect a deviation from the synchronization through whether or not it matches the FAS pattern.
만일, 수신된 데이터 열에서 추출한 프레임 동기 정보가 FAS 패턴과 일치하지 않는다는 신호가 FAS 검출기(308)에서 출력되면 Up-Down 카운터(310)는 카운터 값을 하나 감소시키고, 카운터 값이 "0"이 되면, 채널 변경부(312)의 카운터를 증가시키는 신호를 출력하여 채널 변경부(312)의 제어 신호가 프레임 클럭 조정부(304)에 입력되어 프레임 클럭 위치를 조정할 수 있도록 한다. 반대로 프레임 동기 정보가 FAS 패턴과 일치한다는 신호가 FAS 검출기(308)에서 출력되면 Up-Down 카운터(310)는 카운터 값을 증가하고 채널 변경부(312)의 카운터를 증가시키지 않는다. 즉, FAS 패턴을 검출했으므로 채널 변경을 하지 않는다.If a signal indicating that the frame synchronization information extracted from the received data string does not match the FAS pattern is output from the FAS detector 308, the up-down counter 310 decreases the counter value by one, and the counter value is " 0 ". In response to this, a signal for increasing the counter of the channel changing unit 312 is output so that the control signal of the channel changing unit 312 is input to the frame clock adjusting unit 304 to adjust the frame clock position. On the contrary, when a signal indicating that the frame synchronization information matches the FAS pattern is output from the FAS detector 308, the up-down counter 310 increases the counter value and does not increase the counter of the channel changer 312. That is, since the FAS pattern is detected, the channel is not changed.
만일, 채널 변경부(312)의 카운터가 소정값 이상이 되면 동기이탈 판정부(314)로 신호를 출력하여 동기이탈 판정부(314)는 수신한 데이터 열에 대하여 동기 이탈이라고 판정한다. 즉, 수신 데이터 열이 8개의 채널로 이루어지고 채널 변경 카운터가 초기 "0"으로부터 "8"이 되면 전 채널에 대한 검사를 한 경우이므로, 최종적으로 동기 이탈이 되는 것이다. 반대로 프레임 동기 정보가 FAS 패턴과 일치하여 Up-Down 카운터(310)의 카운터 값이 소정값 이상이 되면, 수신 데이터 열에서 FAS 패턴을 검출한 경우이므로 동기 이탈 판정부(314)로 동기를 획득하였다는 신호를 출력한다.If the counter of the channel changer 312 is equal to or greater than the predetermined value, the signal is output to the desynchronization determination unit 314, and the desynchronization determination unit 314 determines that the received data string is out of synchronization. That is, when the received data sequence is composed of eight channels and the channel change counter becomes the initial value from "0" to "8", it is the case that all channels are inspected. On the contrary, if the frame synchronization information coincides with the FAS pattern and the counter value of the up-down counter 310 is equal to or greater than the predetermined value, since the FAS pattern is detected in the received data stream, the synchronization deviation determination unit 314 acquires synchronization. Outputs a signal.
이하에서는 도 3에 도시된 FAS 검출기에 대한 본 발명에 의한 일 실시예의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.Hereinafter, with reference to the accompanying drawings the configuration and operation of an embodiment of the present invention for the FAS detector shown in Figure 3 will be described as follows.
도 4는 도 3에 도시된 FAS 검출기에 대한 본 발명에 의한 일 실시예를 설명하기 위한 도면으로서, 제1 내지 제7 D 플립 플롭(420~432), 제1 및 제2 합산기(434, 436), AND 게이트(440), NAND 게이트(438)로 이루어진다. 그리고 도 5는 도 4에 도시된 FAS 검출기의 동작 타이밍을 설명하기 위한 파형도로서, 도 4의 각 노드에 대한 신호 파형(401~410)을 보여준다.FIG. 4 is a view for explaining an embodiment of the FAS detector shown in FIG. 3 according to the present invention. The first to seventh D flip-flops 420 to 432, the first and second summers 434, and FIG. 436, AND gate 440, and NAND gate 438. 5 is a waveform diagram illustrating the operation timing of the FAS detector illustrated in FIG. 4, and shows signal waveforms 401 ˜ 410 for each node of FIG. 4.
수신 데이터의 프레임 동기 정보(401)가 제1 D 플립 플롭(420)에 입력되면, 한 비트 이동된 출력 신호(402)가 제2 D 플립 플롭(422)에 입력된다. 제2 D 플립 플롭(422)은 입력 신호를 한 비트 이동시켜 제1 합산기(434)로 출력하고, 제1 합산기(434)는 제1 D 플립 플롭(420) 및 제2 D 플립 플롭(422)으로부터 출력된 신호를 합산한다(404). 연속적으로 제3 D 플립 플롭(424)은 합산기의 출력 신호(404)를 한 비트 이동시키고, 제4 D 플립 플롭(426)은 제3 D 플립 플롭(424)에, 제5 D 플립 플롭(428)은 제4 D 플립 플롭(426)에 연결되어 각각 한 비트 씩 이동된 신호를 출력한다. 그리고 제2 합산기(436)는 제1 D 플립 플롭(420)의 출력과 제5 D 플립 플롭(428)의 출력을 합산한다. 제6 D 플립 플롭(430)은 제2 D 플립 플롭(422)으로부터 출력을 받아 한 비트 이동시키며, 제7 D 플립 플롭(432)은 제6 D 플립 플롭(430)의 출력을 한 비트 이동시킨다. 이어서, NAND 게이트(438)는 제1 D 플립 플롭(420), 제2 D 플립 플롭(422), 제6 D 플립 플롭(430) 및 제7 D 플립 플롭(432)의 출력을 입력으로 하여 낸드 연산을 한 후, 출력 신호(409)를 AND 게이트(440)로 출력한다. AND 게이트(440)는 제2 합산기(436)의 출력과 낸드 게이트(438)의 출력을 입력으로 하여 앤드 연산을 하고 최종 결과(410)를 출력한다.When the frame synchronization information 401 of the received data is input to the first D flip flop 420, the output signal 402 shifted one bit is input to the second D flip flop 422. The second D flip-flop 422 shifts the input signal by one bit and outputs it to the first summer 434, and the first summer 434 is the first D flip-flop 420 and the second D flip-flop ( The signal output from 422 is summed (404). Successively, the third D flip flop 424 shifts the output signal 404 of the summer one bit, and the fourth D flip flop 426 is connected to the third D flip flop 424 and the fifth D flip flop ( 428 is connected to the fourth D flip-flop 426 and outputs a signal shifted by one bit each. The second summer 436 sums the output of the first D flip flop 420 and the output of the fifth D flip flop 428. The sixth D flip flop 430 receives the output from the second D flip flop 422 and shifts the output one bit, and the seventh D flip flop 432 shifts the output of the sixth D flip flop 430 by one bit. . Subsequently, the NAND gate 438 receives the outputs of the first D flip flop 420, the second D flip flop 422, the sixth D flip flop 430, and the seventh D flip flop 432 as inputs. After the operation, the output signal 409 is output to the AND gate 440. The AND gate 440 inputs the output of the second summer 436 and the output of the NAND gate 438 to perform an AND operation, and outputs a final result 410.
이러한 FAS 검출기의 각 노드에 대한 신호 파형을 설명하는 도 5를 참조하면, 입력 프레임 동기 정보(401)가 FAS 패턴과 일치하면 FAS 검출기의 출력 신호(410)는 비트 "1"인 것을 알 수 있다. 그러나, 입력 프레임 동기 정보가 FAS 패턴과 일치하지 않으면 FAS 검출기의 출력 신호는 비트 "0"이 된다. 이때, FAS 검출기의 모든 D 플립플롭은 "0"으로 초기화된다.Referring to FIG. 5 illustrating the signal waveform of each node of the FAS detector, it can be seen that the output signal 410 of the FAS detector is bit "1" when the input frame synchronization information 401 matches the FAS pattern. . However, if the input frame synchronization information does not match the FAS pattern, the output signal of the FAS detector becomes bit "0". At this time, all the D flip-flops of the FAS detector are initialized to "0".
그런데, 본 발명의 일실시예에 의한 FAS 검출기는 입력 데이터로 연속된 '1'이 입력될 때 오류를 수정할 수 있다. FAS 동기 패턴은 연속된 '1'의 개수가 최대 3개이기 때문에 연속된 '1'의 개수가 4개인 경우에 대한 오류를 수정하면 된다. 이를 수정하기 위해 제6 및 제7 D 플립 플롭(430,432)은 연속하여 '1'이 4개가 수신될 경우 제2 합산기(436)의 출력 신호를 '0'으로 유지되도록 하였다. 즉, 연속된 '1'이 4개 이상 입력될 경우 낸드 게이트의 출력 신호는 '0'이 되며, '0'값을 가지는 제2 합산기(436)의 출력 신호와 AND 게이트(440)를 통해 최종 출력이 '0'으로 출력됨으로써 동기 이탈을 판단하게 된다. 따라서, 본 발명의 일실시예에 의한 FAS 검출기는 연속된 '1' 데이터의 수신 시에도 오류를 수정할 수 있게 된다.However, the FAS detector according to an embodiment of the present invention may correct an error when a continuous '1' is input as input data. Since the FAS sync pattern has a maximum number of three consecutive '1s', an error in the case of four consecutive' 1's may be corrected. To correct this, the sixth and seventh D flip-flops 430 and 432 keep the output signal of the second summer 436 at '0' when four '1's are received in succession. That is, when four or more consecutive '1's are inputted, the output signal of the NAND gate becomes' 0', and the output signal of the second summer 436 having the value of '0' and the AND gate 440. The final output is output as '0' to determine the out of sync. Accordingly, the FAS detector according to an embodiment of the present invention can correct an error even when receiving continuous '1' data.
이하, 본 발명의 바람직한 실시예에 의한 데이터 열의 동기 이탈 판정 방법을 도 6을 참조하여 설명한다.Hereinafter, a method of determining deviation of data strings according to a preferred embodiment of the present invention will be described with reference to FIG.
도 6은 본 발명의 바람직한 실시예에 의한 데이터 열의 동기 이탈 판정 방법을 설명하기 위한 플로우 차트로서, 데이터 열을 수신하여 프레임 동기 정보를 추출하고 FAS 패턴과 비교한 후 동기 이탈을 판정하는 단계들로 이루어진다(제602단계~ 제620 단계).FIG. 6 is a flowchart illustrating a method of determining a deviation of data strings according to a preferred embodiment of the present invention. Steps of receiving a data string, extracting frame synchronization information, comparing the FAS pattern, and then determining the deviation of synchronization. (Steps 602 to 620).
데이터 열이 수신되면 프레임 클럭을 이용해 수신 데이터 열에서 프레임 동기 정보를 추출한다(제602 단계).When the data string is received, the frame synchronization information is extracted from the received data string using the frame clock (step 602).
이어서, 추출한 프레임 동기 정보와 미리 정의된 FAS 패턴이 일치하는지 판단한다(제604 단계). 프레임 동기 정보와 FAS 패턴이 일치하지 않으면 동기 검출 실패를 의미하기 때문에 카운터를 감소시킨다(제606 단계). 카운터는 예를 들어 4비트로 된 카운터를 사용할 수 있으며, 초기 값으로 "0111" 설정할 수 있다. 즉, 프레임 동기 정보와 FAS 패턴이 일치하지 않을 때마다 카운터의 감소가 이루어지며, 카운터 값이 "0000"이 되면(제608 단계) 그 채널에서 FAS 패턴이 없는 경우이므로 채널을 변경한다(제610 단계). 반대로 카운터 값이 "0000"이 아니라면, 다시 604 단계로 이동하여 프레임 동기 정보와 FAS 패턴이 일치하는지 판단한다.Next, it is determined whether the extracted frame synchronization information and the predefined FAS pattern match (step 604). If the frame synchronization information and the FAS pattern do not match, it means that the synchronization detection has failed (step 606). The counter can use a 4-bit counter, for example, and can be set to "0111" as the initial value. That is, whenever the frame synchronization information does not match the FAS pattern, the counter is decremented. When the counter value is "0000" (step 608), the channel is changed because there is no FAS pattern in the channel (step 610). step). On the contrary, if the counter value is not "0000", the flow returns to step 604 to determine whether the frame synchronization information and the FAS pattern match.
이어서, 변경되기 전의 채널이 마지막 채널인가를 판단하여(제612 단계), 마지막 채널이 아니라면, 변경된 채널에서 다시 동기정보를 추출하여 FAS 검출을 계속 수행하게 된다. 예를 들어 512Kbps 전송속도로 데이터 열을 수신할 경우에는 프레임 사이즈가 16비트이기 때문에 총 채널수는 16개가 되며 마지막 채널은 16번째채널을 의미한다. 반대로 변경되기 전의 채널이 마지막 채널이라면, 전 채널에 대하여 동기 검출이 실패한 경우이므로 동기이탈로 판정하게 된다(제614 단계). 마지막 채널인가의 판단은 채널 변경 카운터를 이용하여 계산할 수 있으며, 채널을 변경할 때마다 채널 변경 카운터를 증가할 수 있다. 만일 총 채널수가 16개 라면, 채널 변경 카운터 값이 최초 "0000"에서 "1111" 이 되면 마지막 채널로 판단한다.Subsequently, it is determined whether the channel before the change is the last channel (step 612). If it is not the last channel, synchronization information is extracted again from the changed channel to continue FAS detection. For example, when a data stream is received at a 512Kbps transmission rate, since the frame size is 16 bits, the total number of channels is 16, and the last channel means the 16th channel. On the contrary, if the channel before the change is the last channel, it is determined that the synchronization is out of synchronization since the synchronization detection has failed for all the channels (step 614). Determination of whether or not the last channel can be calculated using the channel change counter, and the channel change counter can be incremented each time the channel is changed. If the total number of channels is 16, the channel change counter value is determined as the last channel when the value of the first "0000" to "1111".
제 604 단계에서 프레임 동기 정보와 FAS 패턴이 일치하면, 그 채널이 FAS 동기 채널임을 의미하므로 카운터를 증가시킨다(제616 단계). 이어서, 증가된 카운터 값이 소정값이 되면(제618 단계) 동기 획득으로 판정한다(제620 단계). 반대로, 소정값 미만이라면 다시 604 단계로 이동하여 프레임 동기 정보와 FAS 패턴을 비교하게 된다. 예를 들어 4비트로 된 카운터를 사용하고, 초기 값으로 "0111" 이 설정된 경우, 계속된 동기 검출 성공으로 카운터 값이 "1111"로 되었을 경우에는 동기 획득이 되고, 초기 카운터 설정값 "0111"에서 다시 증가시킬 수 있다.If the frame synchronization information and the FAS pattern coincide in step 604, it means that the channel is a FAS sync channel and the counter is incremented (step 616). Subsequently, when the incremented counter value reaches a predetermined value (step 618), it is determined as synchronization acquisition (step 620). On the contrary, if it is less than the predetermined value, the process returns to step 604 to compare the frame synchronization information with the FAS pattern. For example, if a 4-bit counter is used and "0111" is set as the initial value, if the counter value is "1111" due to successive synchronization detection successes, synchronization is acquired and the initial counter set value "0111" is set. You can increase it again.
이상에서 설명한 바와 같이, 본 발명에 의한 데이터 열의 동기 이탈 판정 장치 및 방법은, 프레임안의 각 채널에 대한 동기 검출을 수행하여 동기 검출에 실패한 경우 채널 변경 카운터 값에 따라 프레임 클럭을 조정하여 인접 채널에 대한 동기 검출을 계속 수행하도록 함으로써 프레임 안의 모든 채널에 대한 동기 검출을 수행하여 수신 데이터 열에서 프레임 동기 위치 정보를 알지 못한다 하더라도 동기 이탈 검출 여부를 판단할 수 있는 효과가 있다. 또한 D 플립 플롭을 이용한 FAS 검출기를 이용하므로, 종래의 MLS 동기 검출기가 연속된 "1"이 입력 시 오류가 발생하던 것을 수정할 수 있는 효과가 있다.As described above, the apparatus and method for determining the deviation of the data sequence according to the present invention performs the synchronization detection for each channel in the frame, and when the synchronization detection fails, the frame clock is adjusted according to the channel change counter value to the adjacent channel. By continuously performing the synchronization detection, the synchronization detection of all channels in the frame can be performed to determine whether the synchronization deviation is detected even if the frame synchronization position information is not known in the received data sequence. In addition, since the FAS detector using the D flip-flop is used, the conventional MLS sync detector has an effect of correcting that an error occurs when a continuous "1" is input.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.As mentioned above, although preferred embodiment of this invention was described in detail, this invention is not limited to the said embodiment, A various deformation | transformation by a person of ordinary skill in the art within the scope of the technical idea of this invention is carried out. This is possible.
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