KR20040027758A - 고착시간을 단축시킨 주파수 합성기의 구조 - Google Patents

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Abstract

이 발명은 주파수 합성기(frequency synthesizer)에서 주파수를 변경 할 경우 안정된 주파수가 될 때까지 걸리는 시간인 고착시간(lock-in time)을 단축시킨 주파수 합성기의 구조에 관한 것으로, 좀 더 구체적으로는 위상-주파수 검출기(PFD)로부터 출력되는 신호를 기준값에 따라 대략(Coarse)추정신호와 정밀추정신호로 분리시키고, 각 보정신호에 적합한 디지털 필터와 디지털-아날로그 변환기(DAC)로 구성된 보정모드에 의해 오차를 빠른 속도로 보정함으로써 주파수 합성기의 고착시간(lock-in time)을 줄이고, 단일 칩 집적이 가능하도록 한 고착시간을 단축시킨 주파수 합성기의 구조에 관한 것이다.
이러한 이 발명에 의하면, 디지털 필터와 Coarse DAC와 정밀 DAC를 이용하여 오차의 수정을 신속하게 함으로써 주파수 합성기의 고착시간(lock-in time)을 단축할 수 있게 되며, 디지털 필터를 이용하여 루프필터를 구현하기 때문에 단일칩(single-chip) 집적이 가능하며, 아날로그 루프필터에 비해 유연한 설계가 가능해지므로 주파수 합성기의 응답속도를 최적화 할 수 있게 되는 뛰어난 효과가 발생하게 된다.

Description

고착시간을 단축시킨 주파수 합성기의 구조{Frequency sythesizer reduced lock-in time}
이 발명은 고착시간을 단축시킨 주파수 합성기의 구조에 관한 것으로, 좀 더 구체적으로는 위상-주파수 검출기(PFD)로부터 출력되는 신호를 기준값에 따라 대략(Coarse)추정신호와 정밀추정신호로 분리시키고, 각 보정신호에 적합한 디지털 필터와 디지털-아날로그 변환기(DAC)로 구성된 보정모드에 의해 오차를 빠른 속도로 보정함으로써 주파수 합성기의 고착시간(lock-in time)을 줄이고, 단일 칩 집적이 가능하도록 한 고착시간을 단축시킨 주파수 합성기의 구조에 관한 것이다.
무선통신 분야에서 다중통화(Multiple Access)방식은 FDMA, TDMA, CDMA방식이 사용되고 있다. 현재 디지털 통신에서 많이 이용하는 CDMA방식은 확산대역 기술을 이용하여 국내에서 최초로 상용화한 이후 급속히 발전하고 있다. 이러한 확산대역 통신방식은 DS-SS(Direct Sequence Spread Spectrum)방식과 FH-SS(Frequency Hopping Spread Spectrum)방식으로 나누어 지는 데, 먼저 DS-SS방식은 PN 코드(Pseudo Noise Code)를 직접 데이터 시퀀스에 적용하는 방식으로 현재 휴대전화 및 무선랜(Wireless LAN) 등에 적용되고 있다.
한편 FH-SS방식은 전체 주파수대역을 여러 개의 작은 주파수대역으로 나누고 PN 코드를 주파수 합성기의 입력으로 인가하여 PN 코드 시퀀스에 따라 분할된 주파수 대역을 천이하면서 데이터를 보내는 방식이다.
그리고 디지털 위상변조(이하 PSK라고 함) 방식의 통신에서는 주로 DS-SS방식을 사용하고 있으며, 주파수변조(이하 FSK라고 함) 방식에서는 주로 FH-SS방식을이용하고 있다.
일반적으로는 FH-SS방식이 보안과 동기특성이 DS-SS방식보다 우수한 것으로 알려져 있다.
한편, FH-SS/FSK 통신의 경우 높은 도약률(Hopping Rate)을 가지게 되면 동기, 보안 및 데이터 전송속도 등에서 유리하기 때문에 주파수 도약률(Hopping Rate)은 중요한 지표가 되고 있는 데, 이러한 도약률(Hopping Rate)을 높이기 위해서는 주파수 합성기에서 새로운 주파수로 천이하는 데 필요한 시간인 고착시간(Lock-in Time)을 줄여야만 한다.
이와 같이 고착시간을 줄일 수 있는 주파수 합성기는 FH-SS/FSK 통신방식에서 가장 핵심적인 부품이 된다.
도 1에 도시된 기존의 일반적인 주파수 합성기의 회로도를 살펴보면, 위상-주파수 검출기(Phase Frequency Detector, PFD)(10)를 통해 기준주파수(fREF)와 출력주파수를 N값으로 나눈 궤환주파수(fS)를 비교하여 얻어진 위상과 주파수 편이를 챠지펌프(Charge Pump, CP)(13)를 통해 펄스형태의 전류 출력값으로 변환한 후 루프필터(Loop filter)(11)를 이용하여 평탄화된 신호를 전압제어발진기(Voltage Controlled Oscillator, VCO)(12)의 입력단에 인가함으로써 기준 주파수(fREF)와 궤환 주파수(fS)가 일치되도록 하고 있다.
따라서 최종 출력주파수(fOUT)는 fOUT= fREF× N 으로 결정되고 fREF혹은 N값을 바꿈으로써 주파수를 합성할 수 있게 된다.
하지만 상기와 같은 기존의 회로에 삽입되는 상기한 아날로그 루프필터는 도 2에 도시된 바와 같이 통과대역이 아주 낮은 저역통과필터(Low Pass Filter, LPF)로 설계되어야 하므로 큰 값의 정전용량이 필요하게 되며, 이러한 큰 값의 정전용량을 얻기 위해서는 정전용량이 큰 캐패시터를 사용해야 한다. 상기한 저역통과필터는 아주 낮은 주파수를 제외한 잡주파수를 걸러주는 필터이다.
그러나 정전용량이 큰 캐패시터를 사용하게 되면 집적회로에 많은 면적이 필요하게 되어 대부분 오프칩(Off-Chip)으로 제작되어야 하고, 또한 RC 시정수 값이 크기 때문에 필터를 통과하는데 많은 시간이 소요될 수 밖에 없다.
따라서 상기와 같은 아날로그 루프필터를 사용하는 기존의 주파수 혼합기는 응답속도가 늦어지며, 이로 인해 고착시간(lock-in time)이 느려지게 되는 문제점이 발생하게 된다.
상기와 같이 고착시간이 느려지는 문제점을 해결하기 위한 방법으로 기준주파수(fREF)와 루프필터의 통과 대역폭을 높이면 빠른 고착시간을 얻을 수 있지만, 상기 루프필터에서 노이즈 성분을 충분히 제거하지 못하기 때문에 출력주파수의 위상 노이즈가 증가하게 되는 또 다른 문제점이 발생하게 된다.
도 3은 종래의 고착시간(lock-in time)을 개선하기 위한 주파수 합성기의 회로도가 도시되어 있는 데, 그 원리는 새로운 주파수로 천이할 경우 룩업 테이블(Look Up Table, LUP)을 이용하여 미리 정해진 값을 디지틀-아날로그 변환기(Digital-to-Analog Convertor, DAC)(23)를 통해 인가해 줌으로써 고착시간(lock-in time)을 줄일 수 있도록 한 것이다. 하지만 상기와 같은 주파수 합성기는 예기치못한 변수에 대한 적응력이 떨어지는 단점을 가지고 있는 룩업 테이블(Look Up Table)의 오류와 기존 아날로그 루프필터의 문제점으로 인해 여전히 고착시간(lock-in time)을 줄이는데 한계가 있으며, 또한 집적하는데도 어려운 문제점을 갖고 있다.
따라서 이 발명의 목적은 위와 같은 종래 주파수 합성기가 갖고 있는 문제점을 해결하기 위한 것으로서, 주파수 합성기의 고착시간을 단축시키기 위하여 위상-주파수 검출기(PFD)로부터 출력되는 신호를 기준값에 따라 대략(Coarse)추정신호와 정밀추정신호로 분리시켜 오차의 추정시간이 종래의 아날로그 루프필터보다 훨씬 빠른 디지털 필터와 디지털-아날로그 변환기(DAC)를 사용하여 상기 2개의 추정신호의 오차를 신속히 보정하도록 한 고착시간을 단축시킨 주파수 합성기의 구조를 제공하는 데 있다.
그리고, 디지털 필터를 이용하여 루프필터를 구현하여 단일 칩(single-chip) 집적이 가능하도록 한 고착시간을 단축시킨 주파수 합성기의 구조를 제공하는 데또 다른 목적이 있다.
도 1은 종래의 일반적인 주파수 합성기의 회로도,
도 2는 일반적인 루프필터의 회로도,
도 3은 종래의 고착시간을 개선하기 위한 주파수 합성기의 회로도,
도 4는 이 발명에 따른 디지털 필터를 이용한 주파수 합성기의 회로도이다.
* 도면의 주요부분에 대한 부호의 설명 *
30 : 위상-주파수 검출기(PFD) 31a, 31b : 디지털 필터(Digital filter)
32 : 전압제어발진기(VCO) 33 : 디지털 아날로그 변환기(DAC)
33a : Coarse 디지털 아날로그 변환기(DAC)
33b : 정밀 디지털 아날로그 변환기(Fine DAC)
34 : 분리기(Estimator) 35 : 주파수 분배기(Divider)
상기한 목적을 달성하기 위한 수단으로서 이 발명에 따른 고착시간을 단축시킨 주파수 합성기의 구조는, 기준주파수(fREF)와 궤환주파수(fS)의 위상과 주파수의 차이값을 1-비트 값인 PCM(Pulse Code Modulation)신호로 변환해 주는 위상-주파수 검출기(PFD)(30)와; 상기 PCM신호를 미리 설정된 기준값에 따라 대략(Coarse)추정신호와 정밀추정신호로 분리하여 출력해주는 분리기(Estimator)(34)와; 상기 분리된 2개의 추정신호를 걸러 디지털-아날로그 변환기(DAC)에 인가해주는 디지털 필터(31a)(31b)와; 상기 디지털 필터로부터 인가받은 신호를 보정해주는 디지털-아날로그 변환기(DAC)(33)와; 상기 보정된 신호를 인가받아 그에 비례하는 주파수 신호를 출력하는 전압제어발진기(VCO)(32) 및; 높은 주파수를 낮은 주파수로 변환시켜주는 주파수 분배기(Divider)(35)를 포함하여 이루어지는 것을 특징으로 한다.
이하, 이 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명하도록 한다.
도 4는 이 발명에 따른 고착시간을 단축시킨 주파수 합성기의 구조의 일실시예를 나타내는 회로도이다. 이 회로도를 참고로 하여 이 발명에 따른 주파수 합성기가 주파수의 오차를 빠른 시간에 보정하여 주파수를 변경할 경우 안정된 주파수가 될 때까지 걸리는 시간인 고착시간(lock-in time)을 단축시키는 동작을 단계적으로 살펴보기로 한다.
먼저, 주파수를 천이할 경우 위상-주파수 검출기(PFD)(30)가 기준주파수(fREF)와 궤환주파수(fS)의 위상과 주파수의 차이값을 0과 1만의 데이터로 이루어지는 2진 데이터인 PCM(Pulse Code Modulation)신호로 변조하여 출력한다.
그 다음 분리기(Estimator)(34)에서는 일정한 오차값을 기준값으로 설정해 놓고 상기와 같이 위상-주파수 검출기(30)를 통해 출력된 2진(1-비트) PCM신호를 기준값에 따라 대략(Coarse)추정신호와 정밀추정신호로 분리시켜 출력시킨다.
상기와 같이 분리된 2개의 보정신호 중 대략(Coarse)추정신호는 오차값이 큰 조잡한 신호를 말하는 것으로, 이러한 대략(Coarse)추정신호는 디지털 필터(31a)를 통해 큰 오차가 걸러진 후 Coarse DAC(33a)에 인가되어 초기에 빠른 속도로 오차가 보정된다.
이와 같이 초기에 오차가 보정되어 대략(Coarse)추정신호의 오차가 줄어들어 분리기(Estimator)에 설정된 기준값보다 작은 오차값을 가지게 되면, 분리기(Estimator)(34)가 정밀모드로 동작하게 되어 Coarse모드의 출력은 고정이 되고 정밀모드가 작동된다.
정밀모드에서는 분리기(Estimator)에서 출력된 정밀추정신호를 디지털필터(31b)를 통과시켜 정밀 DAC(33b)에 인가하여 주파수 합성기의 나머지 오차를 실시간으로 추적하여 보정하여 위상 오차를 줄인다.
상기와 같은 Coarse모드와 정밀모드를 거쳐 보정된 신호를 인가받은 전압제어발진기(VCO)(32)는 출력주파수(fout)를 출력하고, 상기와 같은 오차보정단계를 거쳐 최종적으로 원하는 출력주파수(fout)를 출력한다.
한편, 분리기(Estimator)(34)에서 분리된 2개의 추정신호를 Coarse모드와 정밀모드에 인가하는 또 다른 방식은 DAC(33)의 최상위비트(Most Significant Bit, MSB)에 대략(Coarse)추정신호를 인가시키고, DAC의 최하위비트(Least Significant Bit, LSB)에 정밀추정신호를 인가시키는 것이다. 이러한 방식도 분리된 2개의 추정신호를 상기한 Coarse DAC와 정밀 DAC에 인가하는 방식과 마찬가지로 빠른 속도로 오차를 보정할 수 있다.
그리고, DAC의 클럭을 불규칙하게 변화시켜 종래의 주기적인 DAC출력의 변경으로 인해 발생하는 Fraction spur를 제거한다.
이상의 실시예에서 살펴 본 바와 같이 이 발명에 따른 주파수 합성기의 구조는 다음과 같이 뛰어난 효과를 가지게 된다.
첫째, 디지털 필터와 Coarse DAC와 정밀 DAC를 이용하여 오차의 수정을 신속하게 함으로써 주파수 합성기의 고착시간(lock-in time)을 단축할 수 있게 된다.
둘째, 디지털 필터를 이용하여 루프필터를 구현하기 때문에 단일칩(single-chip) 집적이 가능하며, 아날로그 루프필터에 비해 유연한 설계가 가능해지므로 주파수 합성기의 응답속도를 최적화 할 수 있게 된다.
셋째, DAC의 클럭을 불규칙하게 변화시킴으로써 Fraction spur를 제거할 수 있게 된다.

Claims (3)

  1. 기준주파수(fREF)와 궤환주파수(fS)의 위상과 주파수의 차이값을 2진 데이터인 PCM신호로 변환해 주는 위상-주파수 검출기(30)와;
    상기 PCM신호를 미리 설정된 기준값에 따라 대략추정신호와 정밀추정신호로 분리하여 출력해주는 분리기(34)와;
    상기 분리된 2개의 추정신호를 걸러 디지털-아날로그 변환기(DAC)에 인가해주는 디지털 필터(31a)(31b)와;
    상기 디지털 필터로부터 인가받은 신호를 보정해주는 디지털-아날로그 변환기(33)와;
    상기 보정된 신호를 인가받아 그에 비례하는 주파수 신호를 출력하는 전압제어발진기(32) 및;
    높은 주파수를 낮은 주파수로 변환시켜주는 주파수 분배기(35)를 포함하여 이루어지는 것을 특징으로 하는 고착시간을 단축시킨 주파수 합성기의 구조.
  2. 제 1항에 있어서, 상기 디지털-아날로그 변환기(33)는,
    상기 대략추정신호를 인가받아 큰 오차를 보정하는 Coarse 디지털-아날로그 변환기(33a)와, 상기 정밀추정신호를 인가받아 미세한 오차를 보정하는 정밀 디지털-아날로그 변환기(33b)로 이루어지는 것을 특징으로 하는 고착시간을 단축시킨 주파수 합성기의 구조.
  3. 제 1항에 있어서,
    상기 분리기(34)에서 분리된 2개의 추정신호를 상기 디지털-아날로그 변환기(33)에 인가하는 또 다른 방식은, 상기 디지털-아날로그 변환기(33)의 최상위비트(MSB)에는 대략추정신호를 인가시키고, 디지털-아날로그 변환기(33)의 최하위비트(LSB)에는 정밀추정신호를 인가시키는 것을 특징으로 하는 고착시간을 단축시킨 주파수 합성기의 구조.
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