KR20040026246A - Method for forming a gate to prevent hot carrier effect in a semiconductor fabrication - Google Patents
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Abstract
Description
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 핫 캐리어 효과(Hot carrier effect)를 방지시켜 소자의 신뢰성을 향상시킬 수 있는 반도체 소자 제조시 게이트 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a gate forming method for manufacturing a semiconductor device capable of improving the reliability of a device by preventing a hot carrier effect.
최근 들어 반도체 소자의 대용량 고집적화 추세에 따라 반도체 소자들은 점점 더 소형화가 요구되고 있다. 즉, 하이 테크놀로지로 갈수록 웨이퍼 사이즈가 커지는 반면, 칩내의 반도체 소자의 밀도 또한 증가하여 소오스/드레인(Source/Drain)간 유효 채널의 길이 점점 줄어들게 되는데, 이와 같은 칩 밀도 증가에 따른 유효 채널길이의 감소는 터널링(Tunneling), 펀치쓰루(Punch-through) 등과 같은 여러 가지 쇼트 채널 효과를 유발시키게된다.Recently, with the trend of high-capacity and high-density integration of semiconductor devices, semiconductor devices are increasingly required to be miniaturized. In other words, the higher the technology, the larger the wafer size, but also the density of the semiconductor device in the chip increases, so that the effective channel length between source and drain is gradually reduced. Can cause various short channel effects such as tunneling and punch-through.
이를 위해 종래 MOSFET는 채널 길이의 감소에 따라 발생하는 여러 가지 쇼트 채널 효과를 해소하기 위해 스케일링 룰에 따라 VDD, 정션 깊이(Junction depth), 게이트 옥사이드 두께(Gate oxide thickness) 등을 함께 스케일링해왔으나 채널 길이의 감소에 비해 VDD가 덜 스케일링되어 핫 캐리어 주입(hot carrier injection)에 의한 소자 열화가 큰 문제가 되어왔다.To this end, conventional MOSFETs have scaled together VDD, junction depth, gate oxide thickness, etc. according to scaling rules to solve various short channel effects caused by the reduction of channel length. VDD is less scaled compared to the reduction in length, and device degradation due to hot carrier injection has been a major problem.
따라서 종래에는 LDD 등의 정션 엔지니어링(Junction engineering)과 게이트 옥사이드 성장 후에 NO 또는 N2O 어닐링(Annealing)의 방법을 적용하여왔다. 상기와 같은 게이트 옥사이드 성장 후의 NO 또는 N2O 분위기에서의 어닐링은 게이트 옥사이드와 실리콘 경계면에 Si-H결합 대신에 결합 에너지(Binding energy)가 더 큰 Si-N 결합을 형성시킴으로써, 핫 캐리어 주입시 Si-H결합보다는 Si-N결합이 덜 깨지게 되어 소자특성의 열화를 방지시키며, 핫 캐리어 라이프타임을 늘리게 된다.Therefore, conventionally, a method of NO or N 2 O annealing has been applied after junction engineering such as LDD and gate oxide growth. Annealing in the NO or N 2 O atmosphere after the gate oxide growth as described above forms Si-N bonds having a larger binding energy instead of Si-H bonds at the gate oxide and silicon interface, thereby forming hot carriers. Si-N bonds are less broken than Si-H bonds, preventing deterioration of device characteristics and increasing hot carrier life time.
도 1a 내지 도 1b는 게이트 형성 전에 NO 또는 N2O 어닐링을 수행하는 종래 반도체 소자 제조시 게이트 형성 공정 수순도를 도시한 것으로, 종래에는 도 1a에서와 같이 실리콘 기판(100)위에 게이트 옥사이드(102)를 증착시킨 후, NO 또는 N2O분위기에서 어닐링을 수행시키고, 도 1b에서와 같이 NO 또는 N2O 어닐링 후에 게이트(104)를 형성시키는 방법으로 반도체 소자를 제조하게 된다.1A to 1B illustrate the process steps of a gate formation process in fabricating a conventional semiconductor device in which NO or N 2 O annealing is performed prior to gate formation, and in the related art, gate oxide 102 on a silicon substrate 100 as in FIG. 1A. After deposition), annealing is performed in an NO or N 2 O atmosphere, and a semiconductor device is manufactured by forming a gate 104 after NO or N 2 O annealing as shown in FIG. 1B.
그러나 상기와 같은 종래 NO 또는 N2O 어닐링을 수행하는 경우에는 게이트 옥사이드내 니트로겐(Nitrogen) 농도가 높아지게 되고, 높아진 니트로겐 농도는 게이트 옥사이드내 포지티브 챠지(Positive charge)를 형성시켜 문턱전압(Threshold voltage)를 크게 낮추게 되며, 채널 길이에 대한 문턱전압의 롤오프(Roll off)를 변환시키게 된다. 이와 같은 경우 문턱 전압을 높이기 위해 채널 도즈(Channel dose)를 높여야 하나, 채널 도즈를 높이는 경우 채널 영역에서의 불순물 스케터링(Impurity scattering)과 게이트 옥사이드내 포지티브 차지에 의한 쿨롬 스케터링(Coulomb scattering)이 증가하게 되어 채널 모빌리티(Channel mobility)의 저하를 가져오므로 동일 문턱전압에서의 전류 흐름 저하를 초래하는 문제점이 있으며, 또한 문턱전압의 롤오프가 변화하게 되어 드레인 엔지니어링(Drain engineering)을 위해서는 추가적인 실험이 필요한 문제점이 있었다.However, in the case of performing the conventional NO or N 2 O annealing as described above, the concentration of nitrogen in the gate oxide becomes high, and the increased nitrogen concentration forms a positive charge in the gate oxide, thereby forming a threshold voltage. voltage is greatly reduced, and the roll off of the threshold voltage with respect to the channel length is converted. In this case, the channel dose should be increased to increase the threshold voltage, but when increasing the channel dose, impurity scattering in the channel region and coulomb scattering due to positive charge in the gate oxide are As it causes an increase in channel mobility, there is a problem in that current flow decreases at the same threshold voltage, and the rolloff of the threshold voltage is changed, so additional experiments are required for drain engineering. There was a necessary problem.
또한 도 2a 내지 도 2d는 저전원전압(Low Voltage: LV) 트랜지스터와 고전원전압(High Voltage: HV) 트랜지스터의 형성을 위한 듀얼 게이트 옥사이드막이 적용되는 반도체 소자의 게이트 형성 전에 NO 또는 N2O 어닐링을 수행하는 종래 반도체 소자 제조시 게이트 형성 공정 수순도를 도시한 것이다. 이하 상기 도 2a 내지 도 2d를 참조하면,2A to 2D illustrate an annealing of NO or N 2 O prior to gate formation of a semiconductor device to which a dual gate oxide film for forming a low voltage (LV) transistor and a high voltage (HV) transistor is applied. FIG. 1 illustrates a flowchart of a gate forming process in manufacturing a conventional semiconductor device. 2A through 2D,
종래에는 도 2a에서와 같이 실리콘 기판(200)에 LV 게이트 옥사이드막(202)과 HV 게이트 옥사이드막(204)을 성장시킨 후, 도 2b에서와 같이 NO 또는 N2O 분위기에서 어닐링을 진행한다. 이때 상기 어닐링시에는 게이트 옥사이드와 실리콘 기판 사이의 경계면에 Si-N 결합이 최대한 발생하도록 하여 핫 캐리어에 의해 게이트 옥사이드에 디펙(Defect)이 적게 생기도록 한다. 이어 도 2c에서와 같이 게이트로 사용될 폴리실리콘을 증착시키고, 사진/식각 공정을 통해 LV 게이트(206) 및 HV 게이트(208)를 형성시킨 후, 도 2d에서와 같이 LDD 영역(210)을 형성시키고, 게이트 측벽 스페이서(Sidewall spacer)(212)를 이용한 소오스/드레인 영역을 형성시켜 반도체 소자를 완성시키게 된다.Conventionally, as shown in FIG. 2A, the LV gate oxide film 202 and the HV gate oxide film 204 are grown on the silicon substrate 200, and then annealing is performed in an NO or N 2 O atmosphere as shown in FIG. 2B. At this time, during the annealing, Si-N bonds are generated as much as possible at the interface between the gate oxide and the silicon substrate so that defects are generated in the gate oxide by hot carriers. Subsequently, polysilicon to be used as a gate is deposited as shown in FIG. 2C, and the LV gate 206 and the HV gate 208 are formed through a photo / etch process, and then the LDD region 210 is formed as shown in FIG. 2D. The semiconductor device is completed by forming a source / drain region using the gate sidewall spacer 212.
그러나 상기한 종래 듀얼 게이트 옥사이드막 적용 반도체 소자의 게이트 형성 방법에 있어서도 상기 도 2d에서 보여지는 바와 같이 HV 게이트 옥사이드는 LV 게이트 옥사이드보다 두께가 두꺼워서 LV 게이트 옥사이드에서 니트로겐의 피크가 실리콘 기판과의 경계면에 생길 때, 충분히 확산되지 않는다. 이에 따라 HV 게이트 옥사이드내에 니트로겐의 피크(Peak)가 존재하며, 실리콘과의 경계면에 있는 Si-H 결합을 Si-N 결합으로 충분히 바꾸지 못하게 되어 최종 반도체 소자 완료 후 HV 소자의 핫 캐리어 라이프타임은 거의 증가하지 못하는 문제점이 있었다.However, in the gate forming method of the conventional dual gate oxide film-applied semiconductor device, as shown in FIG. 2D, the HV gate oxide is thicker than the LV gate oxide, so that the peak of nitrogen in the LV gate oxide is at the interface with the silicon substrate. When it occurs, it does not spread sufficiently. As a result, a peak of nitrogen is present in the HV gate oxide, and the Si-H bond at the interface with the silicon cannot be sufficiently changed to the Si-N bond. There was a problem that almost did not increase.
따라서, 본 발명의 목적은 반도체 소자 제조시 핫 캐리어 효과를 방지시키기 위한 게이트 형성 방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a gate forming method for preventing a hot carrier effect in the manufacture of a semiconductor device.
상술한 목적을 달성하기 위한 본 발명은 반도체 소자 제조시 핫 캐리어 효과방지를 위한 게이트 형성 방법에 있어서, (a)실리콘 기판위에 게이트 옥사이드막을 증착시키는 단계와; (b)상기 게이트 옥사이드막위에 게이트로 사용될 폴리실리콘막을 증착시키는 단계와; (c)사진/식각 공정을 통해 상기 폴리 실리콘막을 패터닝하여 게이트를 형성시키는 단계와; (d)상기 게이트 형성된 실리콘 기판을 NO, N2O 분위기에서 어닐링 수행하여 상기 게이트 에지 하부의 게이트 옥사이드막에 Si-N결합을 형성시키는 단계;를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a gate forming method for preventing a hot carrier effect in manufacturing a semiconductor device, the method comprising: (a) depositing a gate oxide film on a silicon substrate; (b) depositing a polysilicon film on the gate oxide film to be used as a gate; (c) patterning the polysilicon film through a photo / etch process to form a gate; (d) annealing the gated silicon substrate in an NO and N 2 O atmosphere to form a Si—N bond in the gate oxide layer under the gate edge.
도 1a 내지 도 1b는 종래 반도체 소자 제조시 게이트 형성을 위한 공정 수순도,1A to 1B are process flowcharts for forming a gate in manufacturing a conventional semiconductor device;
도 2a 내지 도 2d는 종래 LV/HV 듀얼 게이트 옥사이드막 적용 반도체 소자 제조시 게이트 형성을 위한 공정 수순도,2A to 2D are process flowcharts for forming a gate in manufacturing a conventional LV / HV dual gate oxide film-applied semiconductor device,
도 3a 내지 도 3d는 본 발명의 실시 예에 따른 반도체 소자 제조시 게이트 형성을 위한 공정 수순도.3A to 3D are process flowcharts for forming a gate in manufacturing a semiconductor device according to an embodiment of the present invention.
도 4a 내지 도 4e는 본 발명의 실시 예에 따른 LV/HV 듀얼 게이트 옥사이드막 적용 반도체 소자 제조시 게이트 형성을 위한 공정 수순도.4A through 4E are process flowcharts for forming a gate in fabricating a semiconductor device to which an LV / HV dual gate oxide film is applied according to an exemplary embodiment of the present invention.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예의 동작을 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the operation of the preferred embodiment according to the present invention.
도 3a 내지 도 3d는 본 발명의 실시 예에 따른 게이트 형성 후에 NO 또는 N2O 어닐링 공정 수행하는 반도체 소자 제조시 게이트 형성 공정 수순도를 도시한 것이다. 이하 상기 도 3a 내지 도 3d를 참조하여 본 발명의 실시 예를 상세히 설명한다.3A to 3D illustrate a flowchart of a gate forming process when fabricating a semiconductor device in which an NO or N 2 O annealing process is performed after gate formation according to an embodiment of the present invention. Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 3A to 3D.
먼저 도 3a에서와 같이 실리콘 기판(300)위에 게이트 옥사이드(202)로 사용될 산화막을 성장시킨 후, 게이트로 사용될 폴리실리콘(204)을 증착시킨다.First, an oxide film to be used as the gate oxide 202 is grown on the silicon substrate 300 as shown in FIG. 3A, and then polysilicon 204 to be used as the gate is deposited.
이어 도 3b에서와 같이 사진/식각 공정을 통해 게이트를 형성시킨 후, 도 3c에서와 같이 NO, N2O 분위기 또는 O2분위기 에서 폴리 산화(Poly Oxidation)를 진행시키고, NO 또는 N2O 분위기에서 어닐링을 진행시킨다.Subsequently, as shown in FIG. 3B, the gate is formed through a photo / etch process, and then poly oxidation is performed in an NO, N 2 O, or O 2 atmosphere, as shown in FIG. 3C, and NO or N 2 O atmosphere. The annealing is performed at.
이에 따라 도 3c에서 보여지는 바와 같이 게이트로 마스킹되지 않은 게이트에지 아래의 게이트 옥사이드막(206)에만 Si-N 결합이 형성되게 된다. 그런 후 도 3d에서와 같이 LDD 영역(208)을 형성시키고, 게이트 측벽 스페이서(Sidewall spacer)(210)를 이용한 소오스/드레인 영역을 형성시켜 반도체 소자를 완성시키게 된다.As a result, as shown in FIG. 3C, the Si—N bond is formed only in the gate oxide layer 206 under the gate edge which is not masked with the gate. After that, as shown in FIG. 3D, the LDD region 208 is formed, and a source / drain region using the gate sidewall spacer 210 is formed to complete the semiconductor device.
즉, 반도체 소자 동작시 채널 영역에서 핫 캐리어가 생성되고, 이 핫 캐리어의 주입은 주로 상기 도 3d에서와 같이 N- LDD 영역(208)에서 발생하게 되는데, 상기 N- LDD 영역의 게이트 옥사이드는 NO 또는 N2O 어닐링시에 실리콘 기판과의 경계면에 Si-H결합 대신에 Si-N결합이 생성되어 핫 캐리어 주입에 의해 결합이 잘 깨지지 않으므로 핫 캐리어의 라이프 타임을 증가시킬 수 있게 된다. 또한 채널 영역의 게이트 옥사이드에는 니트로겐이 확산해 들어가지 못하므로 문턱전압의 변화나 롤오프의 변화가 발생하지 않아 핫 캐리어의 라이프 타임을 증가시킬 수 있게 된다.In other words, during operation of the semiconductor device, hot carriers are generated in the channel region, and the injection of the hot carriers occurs mainly in the N-LDD region 208 as shown in FIG. 3D, and the gate oxide of the N-LDD region is NO. Alternatively, Si-N bonds are generated instead of Si-H bonds at the interface with the silicon substrate during N 2 O annealing, so that the bonds are not easily broken by hot carrier injection, thereby increasing the life time of the hot carriers. In addition, since nitrogen does not diffuse into the gate oxide in the channel region, the threshold voltage or the rolloff does not change, thereby increasing the life time of the hot carrier.
도 4a 내지 도 4d는 본 발명의 다른 실시 예에 따른 듀얼 게이트 옥사이드막이 적용되는 반도체 소자에서 게이트 형성 후에 NO 또는 N2O 어닐링 공정을 수행하는 반도체 소자 제조시 게이트 형성 공정 수순도를 도시한 것이다. 이하 상기 도 4a 내지 도 4d를 참조하여 본 발명의 실시 예를 상세히 설명한다.4A to 4D illustrate a flowchart of a gate forming process when fabricating a semiconductor device in which a NO or N 2 O annealing process is performed after gate formation in a semiconductor device to which a dual gate oxide film is applied according to another embodiment of the present invention. Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 4A to 4D.
먼저 도 4a에서와 같이 실리콘 기판(400)위에 LV 게이트 옥사이드막(402)과 HV 게이트 옥사이드막(404)을 성장시킨 후, 도 4b에서와 같이 NO 또는 N2O 분위기에서 어닐링을 진행한다.First, as shown in FIG. 4A, the LV gate oxide film 402 and the HV gate oxide film 404 are grown on the silicon substrate 400, and then annealing is performed in an NO or N 2 O atmosphere as shown in FIG. 4B.
이어 도 4c에서와 같이 게이트로 사용될 폴리실리콘을 증착시키고, 사진/식각 공정을 통해 LV 게이트(406) 및 HV 게이트(408)를 형성시킨 후, 도 4d에서와 같이 NO, N2O 분위기 또는 O2분위기 에서 폴리 산화(Poly Oxidation)를 진행시키고, NO 또는 N2O 분위기에서 어닐링을 진행시킨다. 이때 상기 어닐링에 의해 니트로겐이 채널위의 게이트 옥사이드로 확산되어 들어가지 않으므로 LV, HV 소자의 특성에 크게 영향을 미치지 않으면서 LV, HV 게이트(406,408)로 마스킹되지 않은 부분과 LV, HV 게이트(406,408) 에지 아래의 게이트 옥사이드막(410)에만 Si-N 결합을 형성시키게 된다.Subsequently, polysilicon to be used as a gate is deposited as shown in FIG. 4C, and an LV gate 406 and an HV gate 408 are formed through a photo / etch process, and then an NO, N 2 O atmosphere, or O as shown in FIG. 4D. in the second atmosphere advances the poly oxide (poly oxidation), and advances the annealing in the NO or N 2 O atmosphere. At this time, since the nitrogen is not diffused into the gate oxide on the channel by the annealing, the parts not masked by the LV and HV gates 406 and 408, and the LV and HV gates without significantly affecting the characteristics of the LV and HV devices. Si-N bonds are formed only in the gate oxide layer 410 below the edges of 406 and 408.
이에 따라 상기 도 4e에서 보여지는 바와 같이 HV 소자의 핫 캐리어 주입시에 HV 게이트(408) 에지 하부의 게이트 옥사이드막(410) 영역에서 Si-N 결합이 형성되어 Si-H결합에 비해 결합이 잘 깨지지 않으므로 핫 캐리어 라이프 타임을 상대적으로 높일 수 있으며, 열처리 온도와 NO 또는 N2O 농도를 조절하여 HV에 대해서 별도의 LDD 정션을 형성하지 않고도 핫 캐리어 라이프 타임을 높일 수 있게 된다.Accordingly, as shown in FIG. 4E, Si-N bonds are formed in the region of the gate oxide layer 410 below the edge of the HV gate 408 during hot carrier injection of the HV device. Since it is not broken, the hot carrier life can be relatively increased, and the heat carrier temperature and NO or N 2 O concentration can be adjusted to increase the hot carrier life without forming a separate LDD junction for HV.
한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.Meanwhile, in the above description of the present invention, specific embodiments have been described, but various modifications may be made without departing from the scope of the present invention. Therefore, the scope of the invention should be determined by the claims rather than by the described embodiments.
이상에서 설명한 바와 같이, 본 발명은 반도체 소자 제조시 게이트 옥사이드 성장 후의 NO 또는 N2O 분위기에서 어닐링을 수행하여 게이트 옥사이드와 실리콘 경계면에 결합 에너지가 큰 Si-N 결합을 형성시킴으로써, 핫 캐리어 주입시 Si-N결합이 잘 깨지지 않게 되어 소자특성의 열화를 방지시키며, 핫 캐리어 라이프타임을 늘릴 수 있게 되는 이점이 있다. 또한 채널 영역의 게이트 옥사이드에는 니트로겐이 확산해 들어가지 못하게 되어 게이트 문턱전압의 변화나 롤오프의 변화가 발생하지 않게 되어 소자의 신뢰성을 향상시키는 이점이 있다.As described above, the present invention performs annealing in the NO or N 2 O atmosphere after the growth of the gate oxide during the fabrication of semiconductor devices to form Si-N bonds having a large bond energy at the gate oxide and silicon interface, thereby injecting hot carriers. Si-N bonds are not easily broken, thereby preventing deterioration of device characteristics and increasing the hot carrier life time. In addition, since nitrogen is not diffused into the gate oxide in the channel region, the gate threshold voltage or the rolloff does not occur, thereby improving the reliability of the device.
Claims (2)
Priority Applications (1)
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| KR1020020057624A KR20040026246A (en) | 2002-09-23 | 2002-09-23 | Method for forming a gate to prevent hot carrier effect in a semiconductor fabrication |
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ID=37328747
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Citations (4)
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| JP2000269490A (en) * | 1999-03-16 | 2000-09-29 | Fujitsu Ltd | Manufacture of semiconductor device |
-
2002
- 2002-09-23 KR KR1020020057624A patent/KR20040026246A/en not_active Application Discontinuation
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