KR20040018839A - 고전압 소자의 구조 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 고전압 소자가 형성되는 반도체 기판에 트렌치(trench)를 형성하고, 이 트렌치의 내부 측면에 게이트(gate)를 형성한 전계효과(field effect) 고전압 소자(high voltage device)의 구조와 그 제조 방법에 관한 것으로, 본 발명의 고전압 소자는 제 1 도전형 반도체 기판과, 상기 제 1 도전형 반도체 기판상의 소정 영역에 정의된 트렌치 영역을 제외한 상기 제 1 도전형 반도체 기판상에 형성된 제 1 도전형 제 1 반도체층과, 상기 트렌치 영역 하부의 상기 제 1 도전형 반도체 기판에 형성된 제 1 도전형 제 2 반도체층과, 상기 제 1 도전형 제 2 반도체층내에 형성된 제 2 도전형 드리프트 영역과, 상기 트렌치 영역 양측의 상기 제 1 도전형 제 1 반도체층에 형성되며, 상기 트렌치에 대응되는 방향의 소정영역에 형성된 소오스 영역과, 상기 제 2 도전형 드리프트 영역내에 형성된 드레인 영역과, 상기 제 1 도전형 반도체 기판 및 제 1 도전형 제 1 반도체층 사이에 절연막을 사이에 두고 상기 트렌치 영역 양측면에 측벽형상으로 각각 형성된 게이트 전극과, 상기 제 1 도전형 제 2 반도체층에 형성되며, 상기 게이트전극과 대응되는 방향의 상기 소오스 영역 측면에 형성된 제 1 도전형 제 3 반도체층과, 상기 소오스 영역 및 제 1 도전형 제 3 반도체층과, 상기 드레인 영역에 콘택홀을 통해 각각 연결된 소오스 및 드레인 전극을 포함하여 구성된다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 반도체 기판에 트렌치를 형성하고 그 내부에 게이트를 수직으로 형성하여 기판의 면적을 줄이면서 고전압 소자를 설계 할 수 있게 하고, 추가적인 공정 없이 필드 플레이트를 사용하는 구조의 고전압 소자 및 그 제조방법에 관한 것이다.
고전압 전력 소자들로는 DMOSFET(Double-diffused MOSFET), IGBT(Insu lated Gate Bipolar Transistor), EDMOSFET(Extened Drain MOSFET), LDMOSFE T(Lateral Double-diffused MOSFET)등이 있다.
이중 LDMOSFET는 칩 내에서 HSD(High Side Driver), LSD(Low Side Driver) 또는 H-Bridge회로 등에 다양하게 사용할 수 있고, 제조공정 역시 저전압 소자공정과 같이 집적하기 용이하다.
이러한 LDMOSFET는 고전압 집적회로를 제작할 때 SOI 웨이퍼를 사용하여 각 소자를 유전체로 격리시키거나, 혹은 일반 벌크(bulk) 웨이퍼를 사용하여 접합면 격리방법(junction isolation)을 사용한다.
또한 LDMOSFET를 제조할 때는 드리프트 영역의 전계분포를 균일하게 하고 동작 전압을 높이기 위해 필드 플레이트 전극을 사용하지만, 제조 공정 시 필드 플레이트로 인한 추가적인 공정이 필요하다.
본 발명의 고전압 소자는 LDMOS 구조를 가지는 10V~60V급 소자에 관한 것으로 일반 벌크(bulk) 웨이퍼에 접합면 격리 방법을 사용한 구조이고, 필드 플레이트로 인한 추가적인 공정이 없다.
이하 첨부된 도면을 참조하여 종래 기술에 따른 고전압 소자를 설명하기로 한다.
도 1은 종래 기술에 따른 고전압 소자의 구조 단면도이다.
도 1에 도시된 바와 같이, 종래의 고전압 소자는 제 1 도전형 반도체 기판 (11), 기판 내에 형성된 제 1 도전형 제 2 반도체층(12), 상기 제 1 도전형 제 2 반도체층(12)내에 서로 다른 영역에 형성되는 제 2 도전형 드리프트 영역(13), 제 1 도전형 제 1 반도체층(14) 및 소오스 불순물 영역(15), 상기 제 2 도전형 드리프트 영역(13)내에 형성되는 드레인 불순물 영역(16), 상기 제 1 도전형 제 2 반도체층(12)상에 절연막(17)에 의해 분리형성된 게이트 전극(18), 제 1 도전형 제 1 반도체층(14) 및 소오스 불순물 영역(15)과 전기적으로 연결된 소오스 전극(19), 그리고 드레인 불순물 영역(16)과 전기적으로 연결된 드레인 전극(20)으로 구성된다.
상기 도 1의 고전압 소자의 전류는 소오스 불순물 영역(15)으로부터 게이트 하부의 채널 영역(21), 제 2 도전형 드리프트 영역(13), 드레인 불순물 영역(16)을 거쳐 흐르게 되며, 소자의 내압에 따라 채널 영역(12)과 제 2 도전형 드리프트 영역(13)의 길이가 결정된다. 이때 일반적으로 소자의 가장 큰 면적을 차지하는 영역이 제 2 도전형 드리프트 영역(13)이며, 드리프트 영역 이외에 가장 큰 면적을 차지하는 것은 채널 영역(21)이다.
상기 도 1의 종래의 고전압 소자에서는 게이트 전압이 0V이고, 드레인 전극(20)에 고전압이 인가될 때, 전압 항복은 제 2 도전형 드리프트 영역(13)과 상기 제 1 도전형 제 2 반도체층(12)의 접합 영역인 벌크 항복 발생영역(23)에서 일어나거나, 채널 영역 가장자리의 표면 항복 발생영역(22)에서 일어난다.
그 결과 도 2의 종래 기술에 따른 고전압 소자의 전압 분포를 보면 채널 영역 가장자리의 표면 항복 발생영역(22)의 전계의 세기가 가장 강한 것을 볼 수 있다.
한편, 도 3은 종래 기술에 따른 예시로 25V급 고전압 소자의 게이트 전극에 전압을 인가하였을 경우, 드레인 전압과 전류의 관계를 나타내었다.
상술한 종래의 기술에 따른 고전압 소자는 다음과 같은 문제점이 있다.
첫째로 고전압 집적회로를 설계할 때 기판 면적의 가장 많은 부분을 차지하는 것은 고전압 회로 영역이며, 넓은 면적의 고전압 소자는 고전압 집적회로의 설계 단가를 높인다. 고전압 집적회로의 면적을 줄이기 위해서는 고전압 소자에서가장 큰 면적을 차지하는 드리프트 영역과 두 번째로 큰 면적을 차지하는 채널 영역의 면적을 줄일 수 있는 방법이 필요하다.
둘째로 일반적으로 고전압 소자의 경우 필드 플레이트를 사용하여 소자의 내압을 높일 수 있다. 하지만 고전압 소자에 필드 플레이트를 사용하면 필드 플레이트를 사용하지 않을 경우 보다 높은 동작 전압을 얻을 수 있지만 추가적인 비용이 필요하다.
본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로 게이트를 수직으로 형성하여 집적도를 향상시키고, 추가적인 비용 없이 필드 플레이트를 사용할 수 있는 고전압 소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 특징은, 제 1 도전형 반도체 기판과, 상기 제 1 도전형 반도체 기판상의 소정 영역에 정의된 트렌치 영역을 제외한 상기 제 1 도전형 반도체 기판상에 형성된 제 1 도전형 제 1 반도체층과, 상기 트렌치 영역 하부의 상기 제 1 도전형 반도체 기판에 형성된 제 1 도전형 제 2 반도체층과, 상기 제 1 도전형 제 2 반도체층내에 형성된 제 2 도전형 드리프트 영역과, 상기 트렌치 영역 양측의 상기 제 1 도전형 제 1 반도체층에 형성되며, 상기 트렌치에 대응되는 방향의 소정영역에 형성된 소오스 영역과, 상기 제 2 도전형 드리프트 영역내에 형성된 드레인 영역과, 상기 제 1 도전형 반도체 기판 및 제 1 도전형 제 1 반도체층 사이에 절연막을 사이에 두고 상기 트렌치 영역 양측면에 측벽형상으로 각각 형성된 게이트 전극과, 상기 제 1 도전형 제 2 반도체층에 형성되며, 상기 게이트전극과 대응되는 방향의 상기 소오스 영역 측면에 형성된 제 1 도전형 제 3 반도체층과, 상기 소오스 영역 및 제 1 도전형 제 3 반도체층과, 상기 드레인 영역에 콘택홀을 통해 각각 연결된 소오스 및 드레인 전극을 포함하여 구성된다.~
바람직하게, 상기 제 1 도전형 반도체 기판의 불순물 농도는 5×1014/cm3~ 5×1015/cm3정도이고, 상기 제 1 도전형 제 1 반도체층의 불순물 농도는 1×1017/cm3~ 1×1018/cm3정도이고, 제 1 도전형 제 2 반도체층의 불순물 농도는 소자의 내압에 따라 달라지는데 내압이 25V일 때 3×1016/cm3~ 5×1016/cm3정도이며 내압이 60V일 때 1×1016/cm3~ 3×1016/cm3정도이다. 그리고 제 2 도전형 드리프트 영역 또한 소자의 내압에 따라 불순물 농도가 다른데 내압이 25V일 때 1×1017/cm3~ 3×1017/cm3정도이며 내압이 60V일 때 5×1016/cm3~ 1×1017/cm3정도이고, 제 1 도전형 제 3 반도체층과 소오스/드레인 불순물 영역의 불순물 농도는 수1019/cm3~ 수1020/cm3이상이다.
그리고, 상기 제 1 도전형 제 1 반도체층의 확산 깊이는 1㎛ ~ 2㎛ 정도이고, 상기 제 1 도전형 제 2 반도체층의 확산 깊이는 소자의 내압이 25V일 때 1.5㎛ ~ 2㎛ 정도이고, 소자의 내압이 60V일 때 2.5㎛ ~ 3㎛ 정도이다. 또한 상기 제 2도전형 드리프트 영역의 확산 깊이는 소자의 내압이 25V일 때 0.5㎛ ~ 1㎛ 정도이고, 소자의 내압이 60V일 때 1㎛ ~ 1.5㎛ 정도이다. 그리고 상기 제 1 도전형 제 3 반도체층과 소오스/드레인 불순물 영역의 확산 깊이는 0.15㎛ ~ 0.3㎛ 정도이고, 상기 트렌치 깊이는 1㎛ ~ 2㎛ 정도이고, 상기 제 1 도전형 제 1 반도체층과 상기 게이트 전극 사이의 절연막의 두께는 0.02㎛ ~ 0.1㎛ 정도이고, 상기 제 1 도전형 반도체 기판과 상기 게이트 전극 사이의 절연막의 두께는 0.3㎛ ~ 1㎛ 정도이고, 상기 게이트 전극의 두께는 소자의 내압에 따라 그 두께가 달라지는데 내압이 25V에서 0.3㎛ ~ 0.6㎛ 정도이다.
또한 상기 게이트 전극 측면의 제 1 도전형 제 1 반도체층에는 채널영역이 수직방향으로 형성되며, 상기 게이트 전극의 하부면이 상기 트렌치 내부의 제 2 도전형 드리프트 영역과 상기 절연막으로 분리되어 필드 플레이트 역할을 한다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 다른 특징은, 제 1 도전형 반도체 기판상에 제 1 산화막을 형성하고, 불순물을 주입하여 제 1 도전형 제 1 반도체층을 형성하는 단계와, 상기 제 1 산화막상에 제 1 질화산화막, 제 2 산화막을 차례로 형성한 후 트렌치 형성 영역을 정의하여 상기 트렌치 형성 영역의 제 2 산화막, 제 1 질화산화막, 제 1 산화막 및 상기 제 1 도전형 제 1 반도체층 실리콘을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 영역의 상기 제 1 도전형 반도체 기판 표면에 제 3 산화막 형성한 후 상기 반도체 기판 전면에 제 2 질화산화막 흡착시키는 단계와, 상기 제 2 질화산화막을 선택적으로 식각하여 상기 트렌치 영역측면에만 상기 제 2 질화산화막을 남겨두는 단계와, 상기 트렌치 하부면의 상기 제 1 도전형 반도체 기판에 이온 주입 공정으로 제 1 도전형 제 2 반도체층을 형성하는 단계와, 상기 제 1 도전형 제 2 반도체층에 이온주입공정으로 제 2 도전형 드리프트 영역을 형성하는 단계와, 상기 트렌치 영역의 상기 제 2 도전형 드리프트 영역에 제 1 절연막을 형성하는 단계와, 상기 제 1, 제 2, 제 3 산화막 및 제 1, 제 2 질화산화막을 제거한 후 상기 제 1 도전형 제 1 반도체층 표면에 제 2 절연막을 형성하는 단계와, 상기 트렌치 내부의 상기 제 1 도전형 제 1 반도체층 측면에 각각 게이트 전극을 형성하는 단계와, 이온 주입을 통해 제 1 도전형 제 2 반도체층 내에 소오스 불순물영역과 제 1 도전형 제 3 반도체층을 형성하고, 제 2 도전형 드리프트 영역 내에 드레인 영역을 형성하는 단계와, 상기 소오스 불순물 영역 및 제 1 도전형 제 1 반도체층에 전기적으로 연결되는 소오스 전극을 형성하고 드레인 불순물 영역과 전기적으로 연결되는 드레인 전극을 형성하는 단계를 포함하여 이루어진다.
바람직하게 상기 제 1 도전형 제 2 반도체층과 제 2 도전형 드리프트 영역은 상기 트렌치 측면에 형성된 제 2 질화산화막을 이용해 제 1 도전형 제 1 반도체층으로의 이온 주입을 막는 자동정렬 이온주입 공정을 이용해 형성한다.
또한, 상기 게이트 전극이 필드 플레이트 역할을 하도록 하기 위해 형성되는 상기 제 1 절연막은 상기 트렌치 측면에 형성된 질화산화막을 이용해 부분 산화 공정으로 형성하며, 상기 수직방향으로 형성된 게이트 전극은 폴리 실리콘을 흡착한 후 비등방성 식각을 통해 식각하여 형성시킨다.
바람직하게, 상기 드레인 불순물을 이온 주입할 때 상기 게이트 전극을 이용해 자동정렬 이온 주입공정을 이용해 형성한다.
바람직하게, 상기 트렌치 측면에 형성된 질화산화막은 비등방성 식각에 의해 상기 트렌치 측면에만 남도록 형성한다.
도 1은 종래 기술에 따른 고전압 소자의 구조 단면도를 나타낸 도면
도 2는 종래 기술에 따른 고전압 소자의 전압 분포도를 나타낸 도면
도 3은 종래 기술에 따른 고전압 소자의 게이트 전극에 전압을 인가하였을 경우 드레인 전압과 전류의 관계를 나타낸 도면
도 4는 본 발명에 따른 고전압 소자의 구조 단면도를 나타낸 도면
도 5a 내지 도 5i는 본 발명에 따른 고전압 소자 제조방법을 설명하기 위한 공정 단면도
도 6은 본 발명에 따른 고전압 소자에 전압을 인가하였을 경우 전압 분포도
도 7은 본 발명에 따른 고전압 소자의 전압-전류 분포도
＊도면의 주요부분에 대한 부호의 설명＊
61 : 제 1 도전형 반도체 기판
62, 63 : 제 1 도전형 제 1 반도체층
64, 65 : 제 1 도전형 제 3 반도체층
66, 67 : 소오스 불순물 영역
68 : 제 1 도전형 제 2 반도체층
69 : 제 2 도전형 드리프트 영역
70 : 드레인 불순물 영역71, 72 : 제 1 절연막
73, 74 : 제 2 절연막75, 76 : 게이트 전극
77, 78 : 소오스 전극79 : 드레인 전극
80, 81 : 채널 영역
82, 83 : 채널 영역 가장자리의 표면 항복 발생영역
84 : 벌크 항복 발생영역
이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 4는 본 발명에 따른 고전압 소자의 단면도를 나타낸 도면이다.
본 발명에 따른 고전압 소자는 제 1 도전형 반도체 기판(61)과, 상기 제 1 도전형 반도체 기판(61)상의 소정 영역에 형성된 트렌치(Trench) 양측에 각각 형성된 제 1 도전형 제 1 반도체층(62, 63)과, 트렌치 하부면의 제 1 도전형 반도체 기판(61)내에 형성된 제 1 도전형 제 2 반도체층(68)과, 제 1 도전형 제 2 반도체층(68) 내부에 형성된 제 2 도전형 드리프트 영역(69) 및 제 1 도전형 제 1 반도체층(62, 63)에 각각 형성된 제 1 도전형 제 3 반도체층(64, 65) 및 소오스 불순물 영역(66, 67)과, 상기 제 2 도전형 드리프트 영역(69) 내에 형성된 드레인 불순물 영역(70)과, 상기 트렌치의 양측면에는 제 1 절연막(71, 72)에 의해 분리되고 트렌치의 하부면에서는 제 2 절연막(73, 74)에 의해 분리되는 게이트전극(75, 76)과, 상기 제 1 도전형 제 3 반도체층(64, 65)과 소오스 불순물 영역(66, 67)에 각각 형성된 소오스 전극(77, 78), 그리고 상기 드레인 불순물 영역(70)에 형성된 드레인 전극(79)을 포함하여 구성된다.
이와 같은 구조를 갖는 본 발명 고전압 소자의 각 영역에 대하여 보다 상세하게 설명하면 다음과 같다.
우선, 제 1 도전형 반도체 기판(61은)의 불순물 농도는 예를 들어 붕소(boron) 이온의 농도가 5×1014/cm3~ 5×1015/cm3정도이다.
그리고 제 1 도전형 제 1 반도체층(62,63)은 웰(well) 영역으로써 반도체 채널전류인 전자를 공급하고, 그 양을 통제해 주는 영역으로서, 표면 불순물 농도는 붕소(boron) 이온의 농도가 1×1017/cm3~ 1×1018/cm3정도이고, 접합 깊이는 1㎛ ~ 2㎛ 정도이다.
제 1 도전형 제 2 반도체층(68)은 고전압 웰 영역으로써, 드리프트 영역과 접합면을 형성하면서 고전압을 견디는 공핍영역을 형성하도록 하고 이 공핍영역의 넓이를 결정하는 영역으로써 소자의 내압이 25V일 때 불순물 농도는 붕소(boron) 3×1016/cm3~ 5×1016/cm3정도이며 확산(diffusion) 깊이는 1.5㎛ ~ 2㎛ 정도이고, 소자의 내압이 60V일 때 불순물 농도는 붕소(boron) 1×1016/cm3~ 3×1016/cm3정도이며 확산(diffusion) 깊이는 2.5㎛ ~ 3㎛ 정도이다.
제 2 도전형 드리프트 영역(69)은 드레인 전극(79)에 고전압이 인가될 때, 이 인가된 전압을 내부적으로 지탱하기 위하여 자신이 공핍화(depletion)되는 지역으로서, 표면 농도는 예를 들어 인(phosphorus) 이온의 농도가 내압이 25V일 때 1×1017/cm3~ 3×1017/cm3정도이며 내압이 60V일 때 5×1016/cm3~ 1×1017/cm3정도이고, 접합 깊이는 소자의 내압이 25V일 때 0.5㎛ ~ 1㎛ 정도이며 소자의 내압이 60V일때 1㎛ ~ 1.5㎛ 정도이다. 이때, 접합 농도가 높을수록 접합깊이가 작고 반대로 접합농도가 낮을수록 접합깊이는 깊게 해주어야 하며, 항복 전압이 높을수록 드리프트의 접합 깊이는 깊게 해주야 하는데 25V항복 전압에서 드리프트 영역의 접합 깊이는 0.8㎛ 정도 이어야 한다. 또한 드리프트영역의 수평 길이는 동작전압에 따라 증가되는데 25V항복 전압에서 1.2㎛ 정도 이어야 한다.
트렌치 양측의 제 1 도전형 제 1반도체층(62,63)에 각각 형성된 소오스 불순물 영역(66,67)은 고전압 소자가 동작할 때 전자를 공급하는 영역이며, 제 2 도전형으로써 예를 들면 비소(Arsenic) 이온이 수1019/cm3~ 수1020/cm3이상 또는 인(phosphorus) 이온이 수1019/cm3~ 수1020/cm3이상의 농도를 가지고, 확산 깊이는 0.15㎛ ~ 0.3㎛ 정도이다.
드레인 불순물 영역(70)은 고전압 소자가 동작할 때 전자를 흡수하는 영역이며, 소오스 불순물 영역(66,67)과 같은 제 2 도전형으로 예를 들면 붕소(Boron) 이온의 농도가 수1019/cm3~ 수1020/cm3이상 정도이고, 확산 깊이는 0.15㎛ ~ 0.3㎛ 정도이다.
트렌치 양측에 형성된 게이트 전극(75,76)은 폴리실리콘(polysilicon)으로 형성되며, 소오스 불순물 영역(66,67)으로부터의 전자의 흐름을 제어하는 역할을 한다. 이 게이트 전극(75,76)의 두께는 0.35㎛ ~ 0.6㎛ 정도이다. 그리고 소오스/드레인 불순물 영역(66,67,70)과 같은 제 1 도전형으로서, 비소(Arsenic) 이온이수1019/cm3~ 수1020/cm3이상으로 도핑(doping)되어 있는 도전층이다.
본 발명에서는 특히 이 게이트 전극(75,76)의 구조는 기존의 평면 구조가 아니라 트렌치의 측면에 수직 입체 구조를 하고 있으며, 트렌치의 깊이는 1㎛ ~ 2㎛ 정도이다. 게이트 전극(75,76)의 측면은 채널이 형성되어지는 제 1 도전형 제 1 반도체층(62, 63)과 제 1 절연막(71,72)으로 격리되어 있는데, 제 1 절연막(71,72)은 0.02㎛ ~ 0.10㎛ 정도의 두께로 형성한다.
게이트 전극(75,76)의 하면은 제 2 도전형 드리프트 영역(69)과 제 2 절연막(73,74)으로 격리되어 있으며, 제 2 절연막(73,74)의 두께는 0.3㎛ ~ 1㎛ 정도이다. 그리고 게이트 전극(75,76)의 하면은 제 2 도전형 드리프트 영역(69)의 위쪽 영역을 게이트 전극(75,76)과 같은 전위로 유지시켜, 드리프트 영역(69) 표면의 전계 분포를 일정하게 하는 필드 플레이트의 역할을 한다.
제 1 도전형 제 3 반도체층(64, 65)은 고농도 불순물 영역으로 제 1 도전형 제 1 반도체층(62,63)의 전위를 소오스 불순물 영역(66, 67)과 같게 만들어 주는 역할을 하며, 붕소의 도핑농도가 수1019/cm3~ 수1020/cm3이상의 고농도이면서 접합 깊이는 0.15㎛ ~ 0.3㎛ 정도이다.
소오스 전극(77,78)과 드레인 전극(79)은 각각 소오스 불순물 영역(66,67)과 드레인 불순물 영역(70)과의 연결 배선금속 단자로서 예를 들면 알루미늄(Al)으로 형성된다.
이러한 도 4의 구조를 가지는 본 발명의 고전압 소자를 도 1의 구조를 갖는종래 기술의 고전압 소자와 비교할 때, 소오스-게이트-드리프트-드레인을 같은 평면상에 형성시킨 것이 아니라, 트렌치를 형성시켜 그 측면에 게이트 전극(75,76)을 형성시키고, 게이트 전극(75,76)의 하면에 드리프트영역(69)을 형성시켜 기존에 게이트 전극(75,76)이 차지하던 면적만큼 소자의 면적을 줄일 수 있음을 알 수 있다. 또한 게이트 전극(75,76) 하면의 기하학적 구조는 기존의 필드 플레이트의 역할을 대신하게 하여 추가적인 필드 플레이트 공정을 거치지 않고 필드 플레이트의 이점을 그대로 얻을 수 있게 한다.
이하 본 발명에 따른 고전압 소자 제조 방법을 도 5a 내지 도 5i를 참조하여 설명하면 다음과 같다.
우선 도 5a를 참조하면, p형 불순물 이온인 붕소(boron)가 5×1014/cm3~ 5×1015/cm3정도가 도핑된 제 1 도전형 반도체 기판(61)에 이온 주입공정시 발생되는 표면 손상으로부터 기판(61) 표면을 보호하기 위하여 제 1 산화막(41)을 형성하고, 붕소(boron) 이온을 1×1017/cm3~ 1×1018/cm3정도 농도로 주입하여 제 1 도전형 제 1 반도체층(62, 63)을 형성한다.
이어서 도 5b에 도시한 바와 같이, 제 1 산화막(41)상에 제 1 질화산화막(42)과 제 2 산화막(43)을 차례로 형성한 후, 트렌치 형성 영역을 정의하여 포토리소그래피법으로 트렌치 형성 영역의 제 2 산화막(43), 제 1 질화산화막(42) 및 제 1 산화막(41)을 식각하여 트렌치 식각창을 형성하고, 이어서, 제 1 도전형 제 1 반도체층(62,53)을 1㎛ ~ 2㎛ 정도 깊이로 식각한다.
이어서 도 5c에 도시한 바와 같이, 제 3 산화막(44)을 제 1 도전형 반도체기판(61) 표면에 형성한 후, 반도체 기판(61) 전면에 제 2 질화산화막(45)을 흡착시킨다.
다음, 도 5d에 도시한 바와 같이, 제 2 질화산화막(45)을 비등방성 식각하고 제 2, 제 3 산화막(43,44)을 식각 공정으로 제거한다.
이러한 공정에 의해 트렌치 영역이 정의되며, 질화막(42) 패턴에 의해 트렌치 하부면만 이온 주입을 위한 창으로 형성된다.
그 이후 도 5e에 도시한 바와 같이, 트렌치 하부면에 이온 주입을 통해
1×1016/cm3~ 5×1017/cm3정도로 붕소(boron) 이온을 주입하여 제 1 도전형 제 2 반도체층(68)을 형성한다. 그 후 인(phosphorus) 이온을 5×1016/cm3~ 3×1017/cm3정도로 이온 주입하여 제 2 도전형 드리프트 영역(69)을 형성한다. 즉 트렌치 영역 측면에 형성된 제 2 질화산화막(45)에 의해 자동정렬(self align)에 의한 이온 주입 공정이 가능한 것이다.
다음, 도 5f에 나타낸 바와 같이, 트렌치 영역의 제 1 도전형 반도체기판(61)에 형성된 제 2 도전형 드리프트 영역(69)에 필드 산화막으로 형성할 제 2 절연막(73, 74)을 0.3㎛ ~ 1㎛ 정도의 두께로 형성하고 제 1 질화산화막(42)과 제 1 산화막(41)을 제거한다. 그 후 반도체 기판 전면에 제 1 절연막(71, 72)을 0.02㎛ ~ 0.10㎛ 정도의 두께로 형성한다.
이어서, 도 5g에 도시한 바와 같이 제 1 절연막(71,72) 및 제 2절연막(73,74) 전면에 폴리실리콘층을 0.35㎛ ~ 0.6㎛ 정도의 두께로 흡착한 후 비등방성 식각법을 이용한 식각공정으로 도 5g와 같이 트렌치 내부 양측면에 게이트 전극(75, 76)을 형성시킨다.
다음, 도 5h에 도시한 바와 같이, 이온 주입을 통해 웰 영역인 제 1 도전형 제 1 반도체층(62,63) 내에 소오스 불순물 영역(66,67)을 형성하고, 드리프트 영역(69) 내에는 드레인 불순물 영역(70)을 형성시키며, 각각 그 농도는 인(phosphorus) 이온의 농도가 수1019/cm3~ 수1020/cm3이상이다. 즉 게이트 전극(75,76)에 의해 자동정렬 이온주입 공정으로 드레인 불순물 영역(70)이 형성된다.
또한 제 1 도전형 제 3 반도체층(64,65)은 수1019/cm3~ 수1020/cm3이상으로 붕소(boron)를 이온주입하여 형성한다.
이어서, 도 5i에 도시한 바와 같이, 상기 소오스 불순물 영역(66,67) 및 제 1 도전형 제 3 반도체층(64,65)에 전기적으로 연결되는 알루미늄(Al) 소오스 전극(77,78)을 형성하고 드레인 불순물 영역(70)과 전기적으로 연결되는 알루미늄(Al) 드레인 전극(79)을 형성한다.
한편 도 6은 본 발명의 예시로 25V급 고전압 소자에 전압을 인가하였을 경우 전압분포를 나타내었다.
도 6에 도시한 25V급 소자와 같이, 게이트 하부면의 기하학적 구조에 의해 도 4의 채널 영역 가장자리의 표면항복 발생영역 82, 83에 해당하는 곳의 등전위면들이 수평 방향으로 일정하게 생성된 것을 볼 수 있다.
이어 도 7은 본 발명에 따른 예시로 25V급 고전압 소자의 전류-전압 분포도를 나타낸 것이다. 도 7에 나타난 바와 같이 본 발명의 예시에 따르면 게이트 전압 3V, 5V, 7V, 9V, 11V에서 드레인 전압이 25V일 때 까지 정상적으로 동작한다.
이상 상술한 바와 같이, 본 발명의 고전압 소자 및 그 제조방법은 다음과 같은 효과가 있다.
첫째, 트렌치를 형성하여 그 내부에 드리프트영역을 형성하고, 게이트를 수직으로 형성하여 종래의 게이트 영역의 넓이만큼 기판의 면적을 줄이면서 고전압 소자를 설계 할 수 있게 한다.
둘째, 수직 게이트의 하부에 절연 영역을 형성하여 추가적인 비용 없이 게이트 하부면을 필드 플레이트로 사용할 수 있다.
Claims (11)
- 제 1 도전형 반도체 기판과;상기 제 1 도전형 반도체 기판상의 소정 영역에 정의된 트렌치 영역을 제외한 상기 제 1 도전형 반도체 기판상에 형성된 제 1 도전형 제 1 반도체층과;상기 트렌치 영역 하부의 상기 제 1 도전형 반도체 기판에 형성된 제 1 도전형 제 2 반도체층과;상기 제 1 도전형 제 2 반도체층내에 형성된 제 2 도전형 드리프트 영역과;상기 트렌치 영역 양측의 상기 제 1 도전형 제 1 반도체층에 형성되며, 상기 트렌치에 대응되는 방향의 소정영역에 형성된 소오스 영역과;상기 제 2 도전형 드리프트 영역내에 형성된 드레인 영역과;상기 제 1 도전형 반도체 기판 및 제 1 도전형 제 1 반도체층 사이에 절연막을 사이에 두고 상기 트렌치 영역 양측면에 측벽형상으로 각각 형성된 게이트 전극과;상기 제 1 도전형 제 2 반도체층에 형성되며, 상기 게이트전극과 대응되는 방향의 상기 소오스 영역 측면에 형성된 제 1 도전형 제 3 반도체층과;상기 소오스 영역 및 제 1 도전형 제 3 반도체층과, 상기 드레인 영역에 콘택홀을 통해 각각 연결된 소오스 및 드레인 전극을 포함하여 구성됨을 특징으로 하는 고전압 소자.
- 제 1 항에 있어서, 상기 제 1 도전형 반도체 기판의 불순물 농도는 5×1014/cm3~ 5×1015/cm3정도이고, 상기 제 1 도전형 제 1 반도체층의 불순물 농도는 1×1017/cm3~ 1×1018/cm3정도이고, 제 1 도전형 제 2 반도체층의 불순물 농도는 소자의 내압이 25V일 때 3×1016/cm3~ 5×1016/cm3정도이며 소자의 내압이 60V일 때 1×1016/cm3~ 3×1016/cm3정도이고, 제 2 도전형 드리프트 영역의 불순물 농도는 소자의 내압이 25V일 때 1×1017/cm3~ 3×1017/cm3정도이며 소자의 내압이 60V일 때 5×1016/cm3~ 1×1017/cm3정도이고, 제 1 도전형 제 3 반도체층과 소오스/드레인 불순물 영역의 불순물 농도는 수1019/cm3~ 수1020/cm3이상인 것을 특징으로 하는 고전압 소자.
- 제 1항에 있어서, 상기 제 1 도전형 제 1 반도체층의 확산 깊이는 1㎛ ~ 2㎛ 정도 이고, 상기 제 1 도전형 제 2 반도체층의 확산 깊이는 소자의 내압이 25V일 때 1.5㎛ ~ 2㎛ 정도이며 소자의 내압이 60V일 때 2.5㎛ ~ 3㎛ 정도이고, 상기 제 2 도전형 드리프트 영역의 확산 깊이는 소자의 내압이 25V 일 때 0.5㎛ ~ 1㎛ 정도이며 소자의 내압이 60V 일 때 1㎛ ~ 1.5㎛ 정도 이고, 상기 제 1 도전형 제 3 반도체층과 소오스/드레인 불순물 영역의 확산 깊이는 0.15㎛ ~ 0.3㎛ 정도이고, 상기 트렌치 깊이는 1㎛ ~ 2㎛ 정도이고, 상기 제 1 도전형 제 1 반도체층과 상기 게이트 전극 사이의 절연막의 두께는 0.02㎛ ~1㎛ 정도이고, 상기 제 1 도전형 반도체 기판과 상기 게이트 전극 사이의 절연막의 두께는 0.3㎛ ~ 1㎛ 정도이고, 상기 게이트 전극의 두께는 0.35㎛ ~ 0.5㎛ 정도인 것을 특징으로 하는 고전압 소자.
- 제 1항에 있어서, 상기 게이트 전극 측면의 제 1 도전형 제 1 반도체층에는 채널영역이 수직방향으로 형성되는 것을 특징으로 하는 고전압 소자.
- 제 1항에 있어서, 상기 게이트 전극의 하부면이 상기 트렌치 내부의 제 2 도전형 드리프트 영역과 상기 절연막으로 분리되어 필드 플레이트 역할을 하는 것을 특징으로 하는 고전압 소자.
- 제 1 도전형 반도체 기판상에 제 1 산화막을 형성하고, 불순물을 주입하여 제 1 도전형 제 1 반도체층을 형성하는 단계와,상기 제 1 산화막상에 제 1 질화산화막, 제 2 산화막을 차례로 형성한 후 트렌치 형성 영역을 정의하여 상기 트렌치 형성 영역의 제 2 산화막, 제 1 질화산화막, 제 1 산화막 및 상기 제 1 도전형 제 1 반도체층 실리콘을 식각하여 트렌치를 형성하는 단계와,상기 트렌치 영역의 상기 제 1 도전형 반도체 기판 표면에 제 3 산화막 형성한 후 상기 반도체 기판 전면에 제 2 질화산화막 흡착시키는 단계와,상기 제 2 질화산화막을 선택적으로 식각하여 상기 트렌치 영역측면에만 상기 제 2 질화산화막을 남겨두는 단계와,상기 트렌치 하부면의 상기 제 1 도전형 반도체 기판에 이온 주입 공정으로 제 1 도전형 제 2 반도체층을 형성하는 단계와,상기 제 1 도전형 제 2 반도체층에 이온주입공정으로 제 2 도전형 드리프트 영역을 형성하는 단계와;상기 트렌치 영역의 상기 제 2 도전형 드리프트 영역에 제 1 절연막을 형성하는 단계와;상기 제 1, 제 2, 제 3 산화막 및 제 1, 제 2 질화산화막을 제거한 후 상기 제 1 도전형 제 1 반도체층 표면에 제 2 절연막을 형성하는 단계와;상기 트렌치 내부의 상기 제 1 도전형 제 1 반도체층 측면에 각각 게이트 전극을 형성하는 단계와;이온 주입을 통해 제 1 도전형 제 2 반도체층 내에 소오스 불순물영역과 제 1 도전형 제 3 반도체층을 형성하고, 제 2 도전형 드리프트 영역 내에 드레인 영역을 형성하는 단계와,상기 소오스 불순물 영역 및 제 1 도전형 제 1 반도체층에 전기적으로 연결되는 소오스 전극을 형성하고 드레인 불순물 영역과 전기적으로 연결되는 드레인 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 고전압 소자 제조방법.
- 제 6 항에 있어서, 상기 제 1 도전형 제 2 반도체층과 제 2 도전형 드리프트영역은 상기 트렌치 측면에 형성된 제 2 질화산화막을 이용해 제 1 도전형 제 1 반도체층으로의 이온 주입을 막는 자동정렬 이온주입 공정을 이용해 형성하는 것을 특징으로 하는 고전압 소자 제조방법.
- 제 6항에 있어서, 상기 게이트 전극이 필드 플레이트 역할을 하도록 하기 위해 형성되는 상기 제 1 절연막은 상기 트렌치 측면에 형성된 질화산화막을 이용해 부분 산화 공정으로 형성하는 것을 특징으로 하는 고전압 소자 제조방법.
- 제 8항에 있어서, 상기 수직방향으로 형성된 게이트 전극은 폴리 실리콘을 흡착한 후 비등방성 식각을 통해 식각하여 형성시키는 것을 특징으로 하는 고전압 소자 제조방법.
- 제 8항에 있어서, 상기 드레인 불순물을 이온 주입할 때 상기 게이트 전극을 이용해 자동정렬 이온 주입공정을 이용해 형성하는 것을 특징으로 하는 고전압 소자 제조방법.
- 제 7항과 8항에 있어서, 상기 트렌치 측면에 형성된 질화산화막은 비등방성 식각에 의해 상기 트렌치 측면에만 남도록 형성하는 것을 특징으로 하는 고전압 소자 제조방법.
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