KR20040017611A - Semiconductor Device and Method For Manufacturing The Same - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 60
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 238000000034 method Methods 0.000 title claims description 57
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 93
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 62
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 62
- 239000000758 substrate Substances 0.000 claims abstract description 24
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims abstract description 18
- 239000010936 titanium Substances 0.000 claims abstract description 11
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims abstract description 7
- 239000010941 cobalt Substances 0.000 claims abstract description 7
- 229910017052 cobalt Inorganic materials 0.000 claims abstract description 7
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims abstract description 7
- 229910052759 nickel Inorganic materials 0.000 claims abstract description 7
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 7
- 150000004767 nitrides Chemical class 0.000 claims description 15
- 125000006850 spacer group Chemical group 0.000 claims description 9
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- 238000005498 polishing Methods 0.000 claims description 3
- 238000007517 polishing process Methods 0.000 claims description 3
- 230000010354 integration Effects 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 186
- 230000008569 process Effects 0.000 description 46
- 229910052751 metal Inorganic materials 0.000 description 20
- 239000002184 metal Substances 0.000 description 20
- 230000008018 melting Effects 0.000 description 18
- 238000002844 melting Methods 0.000 description 18
- 238000010438 heat treatment Methods 0.000 description 11
- 238000002955 isolation Methods 0.000 description 8
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000012535 impurity Substances 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052786 argon Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000010292 electrical insulation Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 239000001307 helium Substances 0.000 description 3
- 229910052734 helium Inorganic materials 0.000 description 3
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- -1 spacer nitride Chemical class 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- Ceramic Engineering (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 더욱 상세하게는 고집적 반도체 소자의 트랜지스터의 게이트 저항을 저감시킴으로써 트랜지스터의 고속화를 이루도록 한 반도체 소자의 게이트 구조 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a gate structure of a semiconductor device and a method for manufacturing the same, which are achieved by reducing the gate resistance of a transistor of a highly integrated semiconductor device.
일반적으로, 반도체 소자의 고집적화에 따라 트랜지스터의 미세화가 지속적으로 진행되고 있고, 또한. 반도체 소자의 고속화에 맞추어 트랜지스터의 고속화가 진행되는 추세에 있다. 이러한 추세가 급격히 진행되면서 지금까지 아무런 문제를 일으키지 않던 면저항(Sheet Resistance)과 콘택 저항이 트랜지스터의 특성을 유지하기 어려울 정도로 높아지고 있다. 그럼에도 불구하고, 반도체 소자의 고집적화와 더불어 고속화에 대한 요구가 더욱 높아지고 있는 실정이다. 이를 해결하기 위해 다결정 실리콘층의 게이트 전극과 소오스/드레인의 실리콘 기판에 티타늄(Ti), 코발트(Co), 니켈(Ni)과 같은 비저항이 낮은 고융점 금속을 실리사이드(Silicide)화시킨 실리사이드층을 형성시키는 기술이 개발되었다. 그 결과, 게이트 전극의 저항과 소오스/드레인의 콘택 저항이 현저히 저감될 수가 있었다.In general, miniaturization of transistors is continuously progressing with high integration of semiconductor devices. In accordance with the speed of semiconductor devices, the speed of transistors is increasing. As this trend progresses rapidly, sheet resistance and contact resistance, which have not caused any problems until now, are increasing so that it is difficult to maintain the characteristics of the transistor. Nevertheless, the demand for high speed as well as high integration of semiconductor devices is increasing. In order to solve this problem, a silicide layer having silicide-ized high melting point metals such as titanium (Ti), cobalt (Co), and nickel (Ni) is formed on the gate electrode of the polycrystalline silicon layer and the silicon substrate of the source / drain. Shaping techniques have been developed. As a result, the resistance of the gate electrode and the contact resistance of the source / drain could be significantly reduced.
한편, 초기에는 게이트 전극에 실리사이드층을 형성시키는 공정과 소오스/드레인에 실리사이드층을 형성시키는 공정이 각각 별도의 공정으로 진행되었으나, 최근에는 공정의 단순화 및 비용 절감을 고려하여 게이트 전극과 소오스/드레인에 실리사이드층을 하나의 동일 공정으로 형성시키는 살리사이드(Salicide: Self Aligned Silicide) 공정이 널리 사용되고 있다. 살리사이드 공정에서는 고융점 금속을 실리콘층과 절연층에 동시에 적층시킨 후 열처리하면, 실리콘층 상의 고융점 금속이 실리사이드화 반응을 일으킴으로써 실리사이드층으로 변형되지만 절연체 상의 고융점 금속은 실리사이드화 반응을 일으키지 않은 채 그대로 존재한다. 그러므로, 실리사이드층만을 남겨 두기 위해서는 상기 미반응한 고융점 금속을 선택적으로 식각, 제거시켜주어야 한다.On the other hand, at the beginning, the process of forming the silicide layer on the gate electrode and the process of forming the silicide layer on the source / drain were performed as separate processes, but recently, in consideration of the simplification and cost reduction, the gate electrode and the source / drain A salicide (Salicide: Self Aligned Silicide) process in which a silicide layer is formed in one same process is widely used. In the salicide process, when a high melting point metal is laminated on a silicon layer and an insulating layer at the same time, and then heat-treated, the high melting point metal on the silicon layer undergoes a silicide reaction, and the high melting point metal on the insulator does not cause a silicide reaction. It exists as it is. Therefore, in order to leave only the silicide layer, the unreacted high melting point metal must be selectively etched and removed.
이러한 살리사이드 공정이 트랜지스터의 제조에 적용되기 시작하면서 기존의 화학 기상 증착 공정에 의한 살리사이드 형성 공정을 대치하게 되었고, 특히, 금속의 전기적 저항 및 실리사이드의 전기적 저항이 양호한 티타늄 실리사이드 공정이 트랜지스터의 제조공정에 유망하게 사용되고 있다.As the salicide process has been applied to the manufacture of transistors, it has replaced the salicide formation process by the conventional chemical vapor deposition process. In particular, the titanium silicide process having a good electrical resistance of metal and silicide has a good quality. It is promising for the process.
이러한 살리사이드 공정을 적용한 종래의 반도체 소자의 제조 방법을 도 1 내지 도 5를 참조하여 설명하면, 도 1에 도시된 바와 같이, 먼저, 제 1 도전형, 예를 들어 P형 반도체 기판(10)의 액티브 영역간의 전기적 절연을 위해 반도체 기판(10)의 필드 영역에 아이솔레이션층(11)을 예를 들어, 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정에 의해 형성시킨다. 이후, 열산화 공정이나 저압 화학 기상 증착 공정을 이용하여 반도체 기판(10)의 액티브 영역 상에 게이트 절연막, 예를 들어 게이트 산화막(13)을 적층시키고 나서 저압 화학기상증착 공정을 이용하여 게이트 산화막(13) 상에 게이트 전극들(15)을 위한 도전층, 예를 들어 다결정 실리콘층 또는 도핑된 다결정 실리콘층을 적층시킨다. 그런 다음, 사진식각 공정을 이용하여 게이트 전극들(15)을 위한 정해진 위치에 게이트 전극들(15)의 패턴을 각각 형성시킨다. 이때, 게이트 전극들(15)의 패턴 외측의 액티브 영역 상에는 게이트 산화막(13)이 잔존하지 않도록 하는 것이 바람직하다. 이후, 엘디디(Lightly Doped Drain: LDD) 구조를 위한 저농도 드레인 영역을 형성하기 위해 게이트 전극들(15)의 양측 액티브 영역에 제 2 도전형인 n형의 불순물(도시 안됨), 예를 들어 인(phosphorous)을 저농도(n_)로 이온주입시킨다. 그런 다음, 도 2에 도시된 바와 같이, 도 3의 스페이서(20)를 위한 절연막을 반도체 기판(10) 상에 적층시킨다. 즉, 게이트 전극들(15)을 포함한 반도체 기판(10)의 표면 상에 절연막, 예를 들어 산화막(21)을 적층시킨 다음 산화막(21) 상에 질화막(23)을 적층시킨다. 이어서, 도 3에 도시된 바와 같이, 이방성 식각 특성을 갖는 건식 식각공정, 예를 들어 반응성 이온 식각(Reactive ion etching: RIE) 공정을 이용하여 게이트 전극들(15) 상의 질화막(23)을 식각시킨다. 이때, 게이트 전극들(15)과 상기 액티브 영역 상의 산화막(21)도 식각시켜준다. 따라서, 게이트 전극들(15)의 측벽에 스페이서(20)가 형성된다. 이후, 도 4에 도시된 바와 같이, 게이트 전극들(15)의 양측 액티브 영역에 고농도의 소스/드레인(S/D)을 위한 인과 같은 불순물(도시 안됨)을 고농도(n+)로 이온주입시킨 후 열처리 공정을 실시한다. 따라서, 게이트 전극들(15)을 사이에 두고 LDD 구조를 갖는 소스/드레인(S/D)이 형성된다. 이어서, 게이트 전극들(15)과 소스/드레인(S/D) 및 스페이서(20)를 포함한 반도체 기판(10)의 전면 상에 티타늄(Ti), 코발트(Co) 또는 니켈(Ni)과 같은 비저항이 낮은 고융점 금속층(30)을 적층시킨다. 이어서, 도 5에 도시된 바와 같이, 고융점 금속층(30)을 후 예를 들어, 급속 열처리 공정(Rapid Thermal Processing: RTP) 또는 통상적인 로(Furnace)를 이용한 통상적인 열처리 공정에 의해 질소(N2) 가스이나, 헬륨(He) 또는 알곤(Ar)과 같은 불활성 가스 분위기에서 열처리시킨다. 이때, 게이트 전극들(15)과 소스/드레인(S/D) 상의 고융점 금속층(30)이 실리사이드층(40)으로 변형되나, 스페이서(20)를 포함한 나머지 부분 상의 고융점 금속층(30)은 실리사이드화하지 않고 미반응한 채 그대로 존재한다. 마지막으로, 예를 들어, 습식 식각공정을 이용하여 미반응 고융점 금속층(30)을 완전히 식각시켜버린다. 따라서, 게이트 전극들(15)과 소스/드레인(S/D) 상에만 실리사이드층(30)이 남게 된다.A method of manufacturing a conventional semiconductor device to which the salicide process is applied will be described with reference to FIGS. 1 to 5. As shown in FIG. 1, first, a first conductive type, for example, a P-type semiconductor substrate 10 is described. An isolation layer 11 is formed in the field region of the semiconductor substrate 10 by, for example, a shallow trench isolation (STI) process for electrical insulation between the active regions of the semiconductor substrate 10. Thereafter, a gate insulating film, for example, a gate oxide film 13 is laminated on the active region of the semiconductor substrate 10 using a thermal oxidation process or a low pressure chemical vapor deposition process, and then a gate oxide film ( 13, a conductive layer for the gate electrodes 15, for example, a polycrystalline silicon layer or a doped polycrystalline silicon layer, is laminated. Then, patterns of the gate electrodes 15 are respectively formed at predetermined positions for the gate electrodes 15 using a photolithography process. In this case, it is preferable that the gate oxide layer 13 does not remain on the active region outside the pattern of the gate electrodes 15. Then, n-type impurities (not shown), which are second conductivity types, are formed in both active regions of the gate electrodes 15 to form a low concentration drain region for the lightly doped drain (LDD) structure. Phosphorous is ion implanted at low concentration (n _ ). Then, as shown in FIG. 2, an insulating film for the spacer 20 of FIG. 3 is laminated on the semiconductor substrate 10. That is, an insulating film, for example, an oxide film 21 is stacked on the surface of the semiconductor substrate 10 including the gate electrodes 15, and then the nitride film 23 is stacked on the oxide film 21. Next, as shown in FIG. 3, the nitride film 23 on the gate electrodes 15 is etched using a dry etching process having anisotropic etching characteristics, for example, a reactive ion etching (RIE) process. . At this time, the gate electrodes 15 and the oxide layer 21 on the active region are also etched. Thus, spacers 20 are formed on the sidewalls of the gate electrodes 15. Subsequently, as shown in FIG. 4, impurities (not shown) such as phosphorus for a high concentration of source / drain (S / D) are implanted at high concentration (n +) in both active regions of the gate electrodes 15. A heat treatment step is carried out. Thus, a source / drain S / D having an LDD structure is formed with the gate electrodes 15 interposed therebetween. Then, a resistivity such as titanium (Ti), cobalt (Co) or nickel (Ni) on the front surface of the semiconductor substrate 10 including the gate electrodes 15 and the source / drain (S / D) and the spacer 20. The low high melting point metal layer 30 is laminated. Subsequently, as shown in FIG. 5, the high melting point metal layer 30 is subsequently subjected to nitrogen (N 2) by, for example, a rapid heat treatment (RTP) or a conventional heat treatment process using a conventional furnace. ) Or heat treatment in an inert gas atmosphere such as helium (He) or argon (Ar). In this case, the high melting point metal layer 30 on the gate electrodes 15 and the source / drain S / D is transformed into the silicide layer 40, but the high melting point metal layer 30 on the remaining portion including the spacer 20 is formed. It remains unreacted without being silicided. Finally, the unreacted high melting point metal layer 30 is completely etched using, for example, a wet etching process. Thus, the silicide layer 30 remains only on the gate electrodes 15 and the source / drain S / D.
그런데, 종래에는 다결정 실리콘 재질의 게이트 전극들(15)의 상부면에 실리사이드층(30)을 형성시켜줌으로써 다결정 실리콘 재질로만 이루어진 게이트 전극에 비하여 게이트 전극들(15)의 저항을 상당히 저감시킬 수가 있다.However, in the related art, by forming the silicide layer 30 on the upper surfaces of the gate electrodes 15 made of polycrystalline silicon, the resistance of the gate electrodes 15 may be considerably reduced as compared to the gate electrode made of only polycrystalline silicon. .
그러나, 종래에는 실리사이드층(30)을 게이트 전극들(15)의 상부면에만 형성시키기 때문에 반도체 소자의 고집적화가 진행될수록 게이트 전극들(15)의 저항을 트랜지스터의 특성 유지에 필요한 일정 값 이하로 낮게 만들기가 어렵다. 이로써, 고집적 반도체 소자의 고속 트랜지스터를 구현하는데 한계가 있다. 현재, 이러한 사정을 감안하여 게이트 전극의 재질을 다결정 실리콘에서 금속으로 변경시키려는 연구가 활발히 시도되고 있지만, 이를 실질적으로 활용하기 위해서는 아직도 해결하여야 할 많은 문제점들이 잔존하고 있는 실정이다.However, conventionally, since the silicide layer 30 is formed only on the upper surfaces of the gate electrodes 15, the higher the integration of semiconductor devices, the lower the resistance of the gate electrodes 15 is below a predetermined value necessary for maintaining the transistor characteristics. Difficult to make As a result, there is a limit in implementing a high speed transistor of a highly integrated semiconductor device. At present, studies are being actively made to change the material of the gate electrode from polycrystalline silicon to a metal in view of such a situation, but there are still many problems to be solved in order to utilize it practically.
따라서, 본 발명의 목적은 반도체 소자의 고집적화를 이루면서도 트랜지스터의 안정된 특성을 유지시키도록 한 반도체 소자 및 그 제조 방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a semiconductor device and a method of manufacturing the same, which maintain the stable characteristics of the transistor while achieving high integration of the semiconductor device.
본 발명의 다른 목적은 트랜지스터의 게이트 전극의 저항을 저감시킴으로써 트랜지스터의 고속화를 이루도록 한 반도체 소자 및 그 제조 방법을 제공하는데 있다.Another object of the present invention is to provide a semiconductor device and a method of manufacturing the same, which achieves high speed of a transistor by reducing the resistance of the gate electrode of the transistor.
도 1 내지 도 5는 종래 기술에 의한 반도체 소자의 게이트 전극에 실리사이드층을 형성시키는 방법을 나타낸 단면 공정도.1 to 5 are cross-sectional process diagrams showing a method for forming a silicide layer on a gate electrode of a semiconductor device according to the prior art.
도 6은 본 발명에 의한 반도체 소자의 게이트 전극을 나타낸 단면 구조도.6 is a cross-sectional structural view showing a gate electrode of the semiconductor device according to the present invention.
도 7 내지 도 13은 본 발명에 의한 반도체 소자의 제조 방법에 적용된 게이트 전극에 실리사이드층을 형성시키는 방법을 나타낸 단면 공정도.7 to 13 are cross-sectional process diagrams illustrating a method of forming a silicide layer on a gate electrode applied to the method of manufacturing a semiconductor device according to the present invention.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자는The semiconductor device according to the present invention for achieving the above object is
액티브 영역을 갖는 반도체 기판; 상기 액티브 영역의 일부분 상에 형성되는 게이트 절연막; 상기 게이트 절연막 상에 형성되는 게이트 전극용 다결정 실리콘층; 및 상기 다결정 실리콘층의 내부 및 상부면에 각각 형성된 실리사이드층을 포함하는 것을 특징으로 한다.A semiconductor substrate having an active region; A gate insulating film formed on a portion of the active region; A polycrystalline silicon layer for a gate electrode formed on the gate insulating film; And silicide layers formed on inner and upper surfaces of the polycrystalline silicon layer, respectively.
바람직하게는, 상기 실리사이드층이 티타늄, 코발트 및 니켈 중 어느 하나의 실리사이드층으로 이루어질 수 있다.Preferably, the silicide layer may be formed of a silicide layer of any one of titanium, cobalt, and nickel.
바람직하게는, 상기 다결정 실리콘층 내의 실리사이드층을 기준으로 상기 다결정 실리콘층의 상, 하 부분이 동일 두께로 이루어질 수 있다.Preferably, the upper and lower portions of the polycrystalline silicon layer may have the same thickness based on the silicide layer in the polycrystalline silicon layer.
바람직하게는, 상기 다결정 실리콘층이 상기 다결정 실리콘층의 외측의 평탄화층에 표면 평탄화를 이룰 수 있다.Preferably, the polycrystalline silicon layer may be surface planarized to the planarization layer outside the polycrystalline silicon layer.
바람직하게는, 상기 평탄화층의 하지층에 상기 평탄화층의 식각 저지층이 형성될 수 있다.Preferably, an etch stop layer of the planarization layer may be formed on the base layer of the planarization layer.
바람직하게는, 상기 평탄화층이 비피에스지 막과 피에스지 막 중 어느 하나로 이루어지고, 상기 평탄화층의 식각 저지층이 질화막으로 형성될 수 있다.Preferably, the planarization layer may be formed of any one of a non-PS layer and a PS layer, and an etch stop layer of the planarization layer may be formed of a nitride layer.
또한, 본 발명에 의한 반도체 소자의 제조 방법은Moreover, the manufacturing method of the semiconductor element by this invention is
반도체 기판의 액티브 영역 상에 게이트 절연막을 형성시키는 단계; 및 상기 게이트 절연막 상에 게이트 전극용 다결정 실리콘층의 패턴을 형성시키되, 상기 다결정 실리콘층의 내부 및 상부면에 실리사이드층을 각각 형성시키는 단계를 포함하는 것을 특징으로 한다.Forming a gate insulating film on an active region of the semiconductor substrate; And forming a pattern of the polycrystalline silicon layer for the gate electrode on the gate insulating layer, and forming a silicide layer on the inside and the upper surface of the polycrystalline silicon layer, respectively.
바람직하게는, 상기 다결정 실리콘층의 내부 및 상부면에 실리사이드층을 각각 형성시키는 단계는Preferably, the step of forming a silicide layer on each of the inner and upper surfaces of the polycrystalline silicon layer is
상기 게이트 절연막 상에 제 1 다결정 실리콘층을 적층시킨 후 상기 제 1 다결정 실리콘층을 게이트 전극의 패턴으로 형성시키는 단계; 상기 제 1 다결정 실리콘층의 양 측벽에 스페이서를 형성시키는 단계; 상기 제 1 다결정 실리콘층 상에만 제 1 실리사이드층을 형성시키는 단계; 상기 제 1 실리사이드층의 표면을 노출시키는 콘택홀을 갖는 평탄화층을 상기 제 1 다결정 실리콘층의 외측의 반도체 기판 상에 형성시키는 단계; 상기 콘택홀 내에만 제 2 다결정 실리콘층을 형성시키는 단계; 및 상기 제 2 다결정 실리콘층 상에만 제 2 실리사이드층을 형성시키는 단계를 포함하여 이루어질 수 있다.Stacking a first polycrystalline silicon layer on the gate insulating film and then forming the first polycrystalline silicon layer in a pattern of a gate electrode; Forming spacers on both sidewalls of the first polycrystalline silicon layer; Forming a first silicide layer only on the first polycrystalline silicon layer; Forming a planarization layer having a contact hole exposing the surface of the first silicide layer on a semiconductor substrate outside of the first polycrystalline silicon layer; Forming a second polycrystalline silicon layer only in the contact hole; And forming a second silicide layer only on the second polycrystalline silicon layer.
바람직하게는, 상기 제 2 다결정 실리콘층을 형성시키는 단계는Preferably, the step of forming the second polycrystalline silicon layer is
상기 콘택홀을 채우도록 상기 평탄화층 상에 상기 제 2 다결정 실리콘층을 적층시키는 단계; 및 상기 제 2 다결정 실리콘층을 연마함으로써 상기 평탄화층에 표면 평탄화시키는 단계를 포함하여 이루어질 수 있다.Stacking the second polycrystalline silicon layer on the planarization layer to fill the contact hole; And surface planarizing the planarization layer by polishing the second polycrystalline silicon layer.
바람직하게는, 상기 제 2 다결정 실리콘층을 화학 기계 연마 공정에 의해 표면 평탄화시킬 수가 있다.Preferably, the second polycrystalline silicon layer can be surface planarized by a chemical mechanical polishing process.
바람직하게는, 상기 제 2 다결정 실리콘층의 두께를 상기 평탄화층의 두께에 의해 결정시킬 수가 있다.Preferably, the thickness of the second polycrystalline silicon layer can be determined by the thickness of the planarization layer.
바람직하게는, 상기 평탄화층의 하지층을 상기 평탄화층의 식각 저지층으로 형성시킬 수가 있다. 또한, 상기 평탄화층을 비피에스지 막과 피에스지 막 중 어느 하나로 형성시키고, 상기 평탄화층의 식각 저지층을 질화막으로 형성시킬 수가 있다.Preferably, the base layer of the planarization layer may be formed as an etch stop layer of the planarization layer. In addition, the planarization layer may be formed of any one of a non-PS layer and a PS layer, and an etch stop layer of the planarization layer may be formed of a nitride film.
이하, 본 발명에 의한 반도체 소자 및 그 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.Hereinafter, a semiconductor device and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings. The same code | symbol is attached | subjected to the part of the same structure and the same action as the conventional part.
도 6은 본 발명에 의한 반도체 소자의 게이트 구조를 나타낸 단면도이다. 도 6을 참조하면, 반도체 기판(10)의 액티브 영역간의 전기적 절연이 필드 영역의 아이솔레이션층(11)에 의해 이루어지고, 상기 액티브 영역의 일부분 상에 게이트 절연막(13)을 사이에 두고 제 1 다결정 실리콘층(51), 제 1 실리사이드층(70), 제 2 다결정 실리콘층(53) 및 제 2 실리사이드층(71)이 상측으로 올라가는 차례대로 순차적으로 배치된다. 제 1 다결정 실리콘층(51)과 제 1 실리사이드층(70)의 좌, 우 양 측벽에 버퍼용 산화막(61)을 사이에 두고 스페이서용 질화막(63)이 형성된다. 또한, 제 2 다결정 실리콘층(53) 및 제 2 실리사이드층(71)이 게이트 전극들 사이의 평탄화층(83)의 콘택홀(84) 내에만 형성되고, 제 2 실리사이드층(71)이 평탄화층(83)에 평탄화를 이룬다.6 is a cross-sectional view showing a gate structure of a semiconductor device according to the present invention. Referring to FIG. 6, electrical insulation between the active regions of the semiconductor substrate 10 is made by the isolation layer 11 of the field region, and the first polycrystal has a gate insulating layer 13 interposed therebetween on a portion of the active region. The silicon layer 51, the first silicide layer 70, the second polycrystalline silicon layer 53, and the second silicide layer 71 are sequentially disposed in order of rising upward. A spacer nitride film 63 is formed on the left and right sidewalls of the first polycrystalline silicon layer 51 and the first silicide layer 70 with the buffer oxide film 61 interposed therebetween. In addition, the second polycrystalline silicon layer 53 and the second silicide layer 71 are formed only in the contact hole 84 of the planarization layer 83 between the gate electrodes, and the second silicide layer 71 is the planarization layer. Flattening is performed at 83.
이와 같은 반도체 소자의 게이트 구조에서는 다결정 실리콘층(53)의 상부면에 제 2 실리사이드층(71)이 배치되고, 또한 다결정 실리콘층(51)과 다결정 실리콘층(53) 사이에도 제 1 실리사이드층(70)이 배치된다.In the gate structure of the semiconductor device, the second silicide layer 71 is disposed on the upper surface of the polycrystalline silicon layer 53, and the first silicide layer () is also disposed between the polycrystalline silicon layer 51 and the polycrystalline silicon layer 53. 70) is arranged.
따라서, 본 발명의 게이트 구조는 다결정 실리콘층에 2개의 실리사이드층이 존재하므로 다결정 실리콘층에 1개의 실리사이드층만이 존재하는 종래의 게이트 구조보다 게이트 저항을 저감시킬 수가 있다. 이는 고집적 반도체 소자의 트랜지스터의 고속화를 구현시키고 나아가 트랜지스터의 안정된 특성을 유지시킬 수가 있다.Therefore, since the gate structure of the present invention has two silicide layers in the polycrystalline silicon layer, the gate resistance can be reduced as compared with the conventional gate structure in which only one silicide layer exists in the polycrystalline silicon layer. This makes it possible to speed up the transistor of the highly integrated semiconductor device and further maintain the stable characteristics of the transistor.
도 7 내지 도 12는 본 발명에 의한 반도체 소자의 구조 제조 방법을 나타낸단면 공정도이다.7 to 12 are cross-sectional process diagrams illustrating a method for manufacturing a structure of a semiconductor device according to the present invention.
도 7을 참조하면, 먼저, 반도체 기판, 예를 들어 P형 단결정 실리콘 기판(10)의 액티브 영역간의 전기적 절연을 위해 반도체 기판(10)의 필드 영역에 아이솔레이션층(11)을 예를 들어, 샐로우 트렌치 아이솔레이션 공정에 의해 형성시킨다. 여기서, 아이솔레이션층(11)은 샐로우 트렌치 아이솔레이션 공정 이외의 통상적인 아이솔레이션 공정, 예를 들어 로코스(LOCOS: Local Oxidation Of Silicon) 공정 등에 의해 형성시키는 것도 가능하다. 이후, 열산화 공정이나 저압 화학 기상 증착 공정을 이용하여 반도체 기판(10)의 액티브 영역 상에 게이트 절연막, 예를 들어 게이트 산화막(13)을 100Å 정도의 두께로 형성시킨다. 그리고 나서, 저압 화학기상증착 공정을 이용하여 게이트 산화막(13) 상에 게이트 전극들을 위한 제 1 다결정 실리콘층(51)을 적층시킨다. 여기서, 제 1 다결정 실리콘층(51)은 다결정 실리콘층 또는 도핑된 다결정 실리콘층으로 적층시키되, 최종적으로 형성시킬 게이트 전극의 두께의 일부, 예를 들어 상기 게이트 전극 두께의 절반에 해당하는 두께, 즉 500~2500Å의 두께로 적층시킨다. 그런 다음, 사진식각 공정을 이용하여 게이트 전극들을 형성시키기 위한 영역에 제 1 다결정 실리콘층(51)을 게이트 전극들의 패턴으로 형성시킨다. 이때, 제 1 다결정 실리콘층(51)의 패턴 외측의 액티브 영역 상에는 게이트 산화막(13)이 잔존하지 않도록 하는 것이 바람직하다. 이후, 엘디디(Lightly Doped Drain: LDD) 구조를 위한 저농도 드레인 영역을 형성하기 위해 제 1 다결정 실리콘층(51)의 양측 액티브 영역에 제 2 도전형인 n형의 불순물(도시 안됨), 예를 들어 인(phosphorous)을 저농도(n_)로 이온주입시킨다.Referring to FIG. 7, first, an isolation layer 11 is formed in a field region of a semiconductor substrate 10 for electrical insulation between active regions of a semiconductor substrate, for example, a P-type single crystal silicon substrate 10. It is formed by a low trench isolation process. In some embodiments, the isolation layer 11 may be formed by a conventional isolation process other than a shallow trench isolation process, for example, a LOCOS (Local Oxidation Of Silicon) process. Thereafter, a gate insulating film, for example, a gate oxide film 13, is formed to a thickness of about 100 GPa on the active region of the semiconductor substrate 10 by using a thermal oxidation process or a low pressure chemical vapor deposition process. Then, the first polycrystalline silicon layer 51 for the gate electrodes is deposited on the gate oxide film 13 using a low pressure chemical vapor deposition process. Here, the first polycrystalline silicon layer 51 is laminated with a polycrystalline silicon layer or a doped polycrystalline silicon layer, and a thickness corresponding to a part of the thickness of the gate electrode to be finally formed, for example, half the thickness of the gate electrode, that is, Laminate to a thickness of 500 ~ 2500Å. Then, the first polycrystalline silicon layer 51 is formed in a pattern of the gate electrodes in a region for forming the gate electrodes using a photolithography process. At this time, it is preferable that the gate oxide film 13 does not remain on the active region outside the pattern of the first polycrystalline silicon layer 51. Subsequently, n-type impurities (not shown) of the second conductivity type are formed in both active regions of the first polycrystalline silicon layer 51 to form a low concentration drain region for the lightly doped drain (LDD) structure. Phosphorus is implanted at low concentration (n _ ).
도 8을 참조하면, 그런 다음, 제 1 다결정 실리콘층(51)을 포함한 반도체 기판(10)의 표면 상에 식각 저지층으로서 예를 들어 산화막(61)을 티이오에스(TEOS: Tetra Ethyl Ortho Silicate) 화학 기상 증착 공정을 이용하여 적층시킨 다음 산화막(61) 상에 질화막(63)을 적층시킨다. 이어서, 이방성 식각 특성을 갖는 건식 식각 공정, 예를 들어 반응성 이온 식각 공정을 이용하여 질화막(63)을 식각시킨다. 이때, 제 1 다결정 실리콘층들(51)과 상기 액티브 영역 상의 산화막(61)도 식각시켜준다. 따라서, 제 1 다결정 실리콘층들(51)의 좌, 우 양 측벽에 스페이서를 위한 질화막(63)이 남게 된다.Referring to FIG. 8, for example, an oxide film 61 is formed on the surface of the semiconductor substrate 10 including the first polycrystalline silicon layer 51 as an etch stop layer (TEOS: Tetra Ethyl Ortho Silicate). After the deposition using a chemical vapor deposition process, a nitride film 63 is deposited on the oxide film 61. Next, the nitride film 63 is etched using a dry etching process having anisotropic etching characteristics, for example, a reactive ion etching process. At this time, the first polycrystalline silicon layers 51 and the oxide layer 61 on the active region are also etched. Accordingly, the nitride film 63 for the spacer remains on the left and right sidewalls of the first polycrystalline silicon layers 51.
도 9를 참조하면, 이어서, 제 1 다결정 실리콘층(51)과 질화막(63)을 마스킹 층으로 이용하여 소오스/드레인(S/D)을 위한 인과 같은 N형 불순물(도시 안됨)을 반도체 기판(10)에 고농도로 이온주입시킨 후 열처리 공정을 실시한다. 따라서, 제 1 다결정 실리콘층(51)을 사이에 두고 LDD 구조를 갖는 소스/드레인(S/D)이 형성된다. 그런 다음, 제 1 다결정 실리콘층(51)과 스페이서(63)를 포함한 반도체 기판(10)의 전면 상에 티타늄(Ti), 코발트(Co) 또는 니켈(Ni)과 같은 비저항이 낮은 고융점 금속층을 예를 들어, 50~500Å의 두께로 적층시키고 나서 급속 열처리 공정 또는 통상적인 로(Furnace)를 이용한 통상적인 열처리 공정에 의해 질소(N2) 가스이나, 헬륨(He) 또는 알곤(Ar)과 같은 불활성 가스 분위기에서 열처리시킨다. 이때, 제 1 다결정 실리콘(51)과 소스/드레인(S/D) 상의 고융점 금속층이 제 1 실리사이드층(70)으로 변형되나, 스페이서의 질화막(63)을 포함한 나머지 부분 상의 고융점 금속층은 실리사이드화하지 않고 미반응한 채 그대로 존재한다. 이후, 예를 들어, 습식 식각공정을 이용하여 미반응 고융점 금속층을 완전히 식각시켜버린다. 따라서, 제 1 다결정 실리콘층(51)과 소스/드레인(S/D) 상에만 제 1 실리사이드층(70)이 남게 된다.Referring to FIG. 9, an N-type impurity (not shown) such as phosphorus for a source / drain (S / D) may be formed using a first polycrystalline silicon layer 51 and a nitride film 63 as a masking layer. 10) After ion implantation at high concentration, heat treatment process is performed. Thus, a source / drain (S / D) having an LDD structure is formed with the first polycrystalline silicon layer 51 interposed therebetween. Then, a high melting point metal layer having a low resistivity, such as titanium (Ti), cobalt (Co), or nickel (Ni), is formed on the entire surface of the semiconductor substrate 10 including the first polycrystalline silicon layer 51 and the spacer 63. For example, inert such as nitrogen (N2) gas, helium (He), or argon (Ar) by lamination to a thickness of 50 to 500 kPa, and then by a rapid heat treatment process or a conventional heat treatment process using a conventional furnace. Heat treatment in gas atmosphere. At this time, the high melting point metal layer on the first polycrystalline silicon 51 and the source / drain S / D is transformed into the first silicide layer 70, but the high melting point metal layer on the remaining portion including the nitride layer 63 of the spacer is silicide. It remains unreacted and not reacted. Thereafter, the unreacted high melting point metal layer is completely etched using, for example, a wet etching process. Thus, the first silicide layer 70 remains only on the first polycrystalline silicon layer 51 and the source / drain S / D.
도 10을 참조하면, 이어서, 플라즈마 화학 기상 증착 공정을 이용하여 제 1 실리사이드층(70)과 질화막(63) 및 소스/드레인(S/D)을 포함한 반도체 기판(10)의 표면 상에 식각 저지층으로서의 절연막, 예를 들어 질화막(81)을 500Å 이하의 두께로 적층시킨다. 그런 다음, 질화막(81) 상에 도 11의 제 2 다결정 실리콘층(53)을 형성시키기 위한 평탄화층(83)을 적층시킨다. 이때, 평탄화층(83)과 질화막(81)의 두께는 최종 완성될 게이트 전극의 두께와 동일하도록 결정되는 것이 바람직하다. 여기서, 평탄화층(83)으로는 오존-티이오에스(O3-TEOS: O3-Tetra ethyl Ortho Silicate) 화학 기상 증착 공정에 의해 적층되는 비피에스지(BPSG: Boro-phosphorous Silicate Glass) 막 또는 고밀도 플라즈마 화학 기상 증착 공정에 의해 적층되는 피에스지(PSG: Phosphorous Silicate Glass) 막이 사용될 수 있다. 이어서, 제 1 다결정 실리콘층(51)의 패턴 상에 감광막(85)의 개구부(86)가 위치하도록 평탄화층(83) 상에 감광막(85)의 패턴을 형성시킨다. 이때, 감광막(85)의 개구부(86)가 제 1 다결정 실리콘층(51)의 패턴과 동일 크기로 형성되는 것이 바람직하다. 그런 다음, 감광막(85)의 패턴을 식각 마스크층으로 이용하여 개구부(96) 내의노출된 평탄화층(83)을 식각 저지층(81)이 노출될 때까지 건식 식각시키고 나서 제 1 실리사이드층(70)이 노출될 때까지 식각 저지층(81)을 건식 식각시킴으로써 평탄화층(83)의 콘택홀(87)을 형성시킨다. 여기서, 식각 저지층(81)은 평탄화층(83)을 건식 식각시킬 때 제 1 실리사이드층(70)이 직접 노출되는 것을 방지하여 줌으로써 제 1 실리사이드층(70)의 식각 손상을 저지시켜준다.Referring to FIG. 10, the etch stop is then performed on the surface of the semiconductor substrate 10 including the first silicide layer 70, the nitride layer 63, and the source / drain (S / D) using a plasma chemical vapor deposition process. An insulating film as a layer, for example, nitride film 81, is laminated to a thickness of 500 kPa or less. Then, the planarization layer 83 for forming the second polycrystalline silicon layer 53 of FIG. 11 is laminated on the nitride film 81. At this time, the thickness of the planarization layer 83 and the nitride film 81 is preferably determined to be the same as the thickness of the gate electrode to be finally completed. Here, the planarization layer 83 may include a BSG (Boro-phosphorous Silicate Glass) film or a high-density plasma deposited by an O 3 -TEOS (O 3 -Tetra ethyl Ortho Silicate) chemical vapor deposition process. Phosphorous Silicate Glass (PSG) films deposited by chemical vapor deposition processes may be used. Subsequently, a pattern of the photosensitive film 85 is formed on the planarization layer 83 such that the opening 86 of the photosensitive film 85 is positioned on the pattern of the first polycrystalline silicon layer 51. At this time, it is preferable that the openings 86 of the photosensitive film 85 have the same size as the pattern of the first polycrystalline silicon layer 51. Then, using the pattern of the photoresist film 85 as an etch mask layer, the exposed planarization layer 83 in the opening 96 is dry etched until the etch stop layer 81 is exposed, and then the first silicide layer 70 is formed. The etching stop layer 81 is dry etched to form a contact hole 87 of the planarization layer 83 until the () is exposed. Here, the etch stop layer 81 prevents the first silicide layer 70 from being directly exposed when the planarization layer 83 is dry etched, thereby preventing etch damage of the first silicide layer 70.
도 11을 참조하면, 이후, 도 10의 감광막(85)의 패턴을 애싱(Ashing) 공정에 의해 완전히 제거시키고 콘택홀(87)을 충분히 채울 정도의 두꺼운 두께, 예를 들어 500~2500Å의 두께로 평탄화층(83) 상에 제 2 다결정 실리콘층(53)을 적층시킨다. 이어서, 예를 들어, 화학 기계 연마 공정을 이용하여 제 2 다결정 실리콘층(53)을 연마함으로써 콘택홀(84) 외측의 평탄화층(83) 상의 제 2 다결정 실리콘층(53)을 완전히 제거시킨다. 따라서, 콘택홀(84) 내의 제 2 다결정 실리콘층(53)이 평탄화층(83)에 평탄화를 이룬다.Referring to FIG. 11, thereafter, the pattern of the photosensitive film 85 of FIG. 10 is completely removed by an ashing process, and the thickness of the photoresist film 85 is sufficiently thick to fill the contact hole 87 sufficiently, for example, a thickness of 500 to 2500 mW. The second polycrystalline silicon layer 53 is laminated on the planarization layer 83. Subsequently, the second polycrystalline silicon layer 53 on the planarization layer 83 outside the contact hole 84 is completely removed by, for example, polishing the second polycrystalline silicon layer 53 using a chemical mechanical polishing process. Accordingly, the second polycrystalline silicon layer 53 in the contact hole 84 is planarized to the planarization layer 83.
도 12를 참조하면, 그런 다음, 제 2 다결정 실리콘층(53)과 평탄화층(83) 상에 티타늄(Ti), 코발트(Co) 또는 니켈(Ni)과 같은 비저항이 낮은 고융점 금속층을 예를 들어, 50~500Å의 두께로 적층시키고 나서 예를 들어, 급속 열처리 공정 또는 통상적인 로(Furnace)를 이용한 통상적인 열처리 공정에 의해 질소(N2) 가스이나, 헬륨(He) 또는 알곤(Ar)과 같은 불활성 가스 분위기에서 열처리시킨다. 이때, 제 2 다결정 실리콘(53) 상의 고융점 금속층이 제 2 실리사이드층(71)으로 변형되나, 평탄화층(83) 상의 고융점 금속층은 실리사이드화하지 않고 미반응한 채 그대로 존재한다. 이후, 예를 들어, 습식 식각공정을 이용하여 상기 미반응 고융점 금속층을완전히 식각시켜버린다. 이때, 제 2 다결정 실리콘층(53) 상에만 제 2 실리사이드층(71)이 남게 됨으로써 게이트 전극이 완성된다. 따라서, 본 발명은 게이트 전극의 다결정 실리콘층 내에 실리사이드층이 존재하고 아울러 다결정 실리콘층 상에도 실리사이드층이 존재한다. 마지막으로, 제 2 실리사이드층(70)과 평탄화층(83) 상에 층간 절연막(90)을 적층시킴으로써 도 6에 도시된 바와 같은 본 발명의 게이트 구조를 완성시킨다. 여기서, 층간 절연막(90)으로는 오존-티이오에스(O3-TEOS) 화학 기상 증착 공정에 의해 적층되는 비피에스지(BPSG)막이나 피에스지(PSG)막 또는 고밀도 플라즈마 화학 기상 증착 공정에 의해 적층되는 비피에스지(BPSG)막이나 피에스지(PSG)막이 사용될 수가 있다.Referring to FIG. 12, a high melting point metal layer having low resistivity, such as titanium (Ti), cobalt (Co), or nickel (Ni), may be exemplified on the second polycrystalline silicon layer 53 and the planarization layer 83. For example, after laminating to a thickness of 50 to 500 kPa, for example, a nitrogen (N2) gas, helium (He) or argon (Ar) by a rapid heat treatment process or a conventional heat treatment process using a conventional furnace (Furnace) Heat treatment in the same inert gas atmosphere. At this time, the high melting point metal layer on the second polycrystalline silicon 53 is transformed into the second silicide layer 71, but the high melting point metal layer on the planarization layer 83 remains unreacted without being silicided. Thereafter, the unreacted high melting point metal layer is completely etched using, for example, a wet etching process. At this time, the second silicide layer 71 remains only on the second polycrystalline silicon layer 53, thereby completing the gate electrode. Accordingly, in the present invention, a silicide layer exists in the polycrystalline silicon layer of the gate electrode and a silicide layer also exists on the polycrystalline silicon layer. Finally, the interlayer insulating film 90 is laminated on the second silicide layer 70 and the planarization layer 83 to complete the gate structure of the present invention as shown in FIG. Here, the interlayer insulating film 90 with the ozone-Chantilly OS (O 3 -TEOS) bipyridinium laid by a chemical vapor deposition process eseuji (BPSG) film or a PS support (PSG) film or a high density plasma chemical vapor deposited by the deposition process A BPSG film or a PSG film may be used.
따라서, 본 발명의 게이트 전극은 다결정 실리콘층의 상부면에 실리사이드층이 존재하고 아울러 다결정 실리콘층의 내부에 실리사이드층이 추가로 존재하므로 실리사이드층이 다결정 실리콘층의 상부면에만 존재하는 종래의 게이트 전극에 비하여 훨씬 낮은 게이트 저항을 갖는다.Therefore, the gate electrode of the present invention has a silicide layer on the upper surface of the polycrystalline silicon layer and further includes a silicide layer inside the polycrystalline silicon layer, so that the silicide layer exists only on the upper surface of the polycrystalline silicon layer. Compared with the gate resistance is much lower.
따라서, 본 발명은 다결정 실리콘층의 게이트 전극을 사용하면서도 게이트 전극의 저항을 저감시킴으로써 고집적 반도체 소자의 트랜지스터를 고속화시킬 수 있고 나아가 트랜지스터의 안정된 특성을 유지할 수가 있다.Therefore, the present invention can speed up the transistor of the highly integrated semiconductor device by reducing the resistance of the gate electrode while using the gate electrode of the polycrystalline silicon layer, and can also maintain stable characteristics of the transistor.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자 및 그 제조 방법에서는 반도체 기판의 액티브 영역의 일부분 상에 게이트 절연막을 사이에 두고 게이트 전극용 다결정 실리콘층의 패턴이 형성된다. 상기 다결정 실리콘층의 내부에 실리사이드층이 형성되고 아울러 다결정 실리콘층의 상부면에도 실리사이드층이 형성된다.As described in detail above, in the semiconductor device and the manufacturing method thereof according to the present invention, a pattern of a polycrystalline silicon layer for a gate electrode is formed on a part of an active region of a semiconductor substrate with a gate insulating film interposed therebetween. A silicide layer is formed inside the polycrystalline silicon layer, and a silicide layer is also formed on the upper surface of the polycrystalline silicon layer.
따라서, 본 발명은 게이트 전극용 다결정 실리콘층에 이중으로 실리사이드층을 형성시키므로 게이트 전극의 저항을 더욱 저감시킬 수가 있다. 이는 고집적 반도체 소자의 트랜지스터의 고속화를 구현시키고 나아가 트랜지스터의 안정된 특성을 유지시킬 수가 있다.Therefore, in the present invention, since the silicide layer is formed in the polycrystalline silicon layer for the gate electrode, the resistance of the gate electrode can be further reduced. This makes it possible to speed up the transistor of the highly integrated semiconductor device and further maintain the stable characteristics of the transistor.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.On the other hand, the present invention is not limited to the contents described in the drawings and detailed description, it is obvious to those skilled in the art that various modifications can be made without departing from the spirit of the invention. .
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0049763A KR100460200B1 (en) | 2002-08-22 | 2002-08-22 | Semiconductor Device and Method For Manufacturing The Same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0049763A KR100460200B1 (en) | 2002-08-22 | 2002-08-22 | Semiconductor Device and Method For Manufacturing The Same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040017611A true KR20040017611A (en) | 2004-02-27 |
| KR100460200B1 KR100460200B1 (en) | 2004-12-08 |
Family
ID=37323134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0049763A KR100460200B1 (en) | 2002-08-22 | 2002-08-22 | Semiconductor Device and Method For Manufacturing The Same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100460200B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100967490B1 (en) * | 2009-11-21 | 2010-07-07 | 곽철호 | Structure for sewer |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0370144A (en) * | 1989-08-10 | 1991-03-26 | Oki Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPH0750411A (en) * | 1993-08-06 | 1995-02-21 | Kawasaki Steel Corp | Manufacturing method of semiconductor device |
| JPH1174288A (en) * | 1997-08-27 | 1999-03-16 | Fujitsu Ltd | Semiconductor device and its manufacture |
| KR100510442B1 (en) * | 1997-11-24 | 2005-10-21 | 삼성전자주식회사 | A method for forming double layered-silicide and a mos transistor having self-aligned silicide |
| JP2000311871A (en) * | 1999-04-27 | 2000-11-07 | Nec Corp | Manufacture of semiconductor device |
-
2002
- 2002-08-22 KR KR10-2002-0049763A patent/KR100460200B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100967490B1 (en) * | 2009-11-21 | 2010-07-07 | 곽철호 | Structure for sewer |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100460200B1 (en) | 2004-12-08 |
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