KR20040014743A - Ｌｔｓ 방식을 사용한 티타늄 막 및/또는 질화 티타늄막의형성방법 - Google Patents
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Abstract
교류 바이어스를 반응 챔버에 인가하여 LTS 방식으로 티타늄 막 및/또는 질화 티타늄 막을 형성하는 방법에 관하여 개시한다. 본 발명의 일 실시예에 의하면 반응 챔버에 고주파의 교류 바이어스를 인가하고 LTS 방식으로 티타늄 막 및/또는 질화 티타늄 막으로 구성된 장벽 금속층을 형성할 때, 반응 챔버의 온도를 약 150℃ 내지 250℃ 사이의 온도에서 바람직하게는 약 200℃의 온도에서 증착 공정을 수행하는 것을 특징으로 한다. 본 실시예에 의하면 스텝 카버리지가 우수하고 비저항이 작은 티타늄 막 및/또는 질화 티타늄 막을 형성할 수 있다.
Description
본 발명은 반도체 소자의 티타늄 막 및/또는 질화 티타늄 막을 형성하는 방법에 관한 것으로서, 보다 구체적으로는 교류 바이어스(AC bias)를 가한 상태에서 롱 쓰루 스퍼터링(long through sputtering : LTS) 방식을 사용하여 티타늄 막 및/또는 질화 티타늄 막을 형성하는 방법에 관한 것이다.
최근 반도체 소자가 고집적화됨에 따라서 단위 소자의 크기도 계속 감소하고 있다. 예컨대, 트랜지스터나 커패시터 등의 소자가 단위 셀에서 차지하는 면적이 지속적으로 줄어들고 있다. 또한, 소자와 소자간을 전기적으로 연결시켜주는 배선의 폭 및 배선간의 간격 또한 작아지고 있다. 아울러, 최근에는 반도체 소자를 제조하는 공정에서 다층 배선 공정이 적용되는 경우뿐만이 아니라 배선의 층수도 계속 증가하고 있다.
다층 배선 구조는 상, 하부 도전체를 전기적으로 연결시켜 주는 콘택을 많이 요구하는데, 고집적화로 인하여 콘택의 길이는 길어지고 단면 넓이는 감소하고 있다. 콘택의 길이가 증가하고 단면의 넓이가 감소하면 공정이 까다로워지고 또한 콘택의 저항이 증가한다. 콘택을 비롯한 금속 배선의 저항이 증가함으로써, 반도체 소자의 동작 속도가 저하되어 고성능의 반도체 소자를 제조하는데 장애가 되고 있다.
배선의 저항을 감소시키고 제조 공정을 개선하기 위하여 콘택과 같은 배선을 비저항이 작은 금속 물질을 사용하여 형성할 필요성이 증가하였다. 하지만, 비저항이 작은 금속 물질은 실리콘 산화막 등의 절연막에 쉽게 확산하여 반도체 소자의 성능을 열화시키는 문제가 있다. 콘택과 절연막과의 반응을 억제하고 한편으로 콘택이 다른 도전 물질과 만나는 접착면에서의 저항 증가를 억제시키기 위하여 장벽 금속층(barrier metal layer)을 층간 절연막과 콘택 사이에 형성하는 방법이 현재 사용되고 있다.
장벽 금속층은 금속 배선으로 사용되는 물질에 따라서 여러 가지 종류가 있다. 현재에는 금속 배선으로 알루미늄(Al), 텅스텐(W) 또는 구리(Cu) 등의 물질이 널리 사용되고 있는데 이 경우에 장벽 금속층으로 주로 티타늄 막, 질화 티타늄 막 또는 티타늄/질화 티타늄(T/TiN) 막의 이중막이 널리 이용되고 있다.
도 1을 참조하여 일반적으로 사용되고 있는 장벽 금속층을 형성하는 방법을 간단히 살펴보기로 한다. 도 1은 콘택 구조에 대하여 개시하고 있는데 본 발명은 여기에만 한정되는 것은 아니다. 본 발명은 티타늄 막, 질화 티타늄 막 또는 이들의 이중막이 사용될 수 있는 곳이면 어디든 적용이 가능하다.
도 1을 참조하면 먼저, 반도체 기판 예컨대 실리콘 기판(10) 상에 층간 절연막(20)을 증착한다. 층간 절연막(20)과 반도체 기판(10) 사이에는 소정의 반도체 소자가 형성되어 있는 다른 층이 하나 이상 개재해 있을 수도 있다. 다음으로 사진 및 식각 공정을 이용하여 상, 하부 도전체를 연결할 콘택을 형성할 콘택 홀(25)을 형성한다. 전술한 바와 같이 집적도의 진전으로 콘택 홀(25)의 크기는 계속 작아지고 있다. 콘택 홀(25)이 만들어지고 나면 여기에 티타늄막(30) 및 질화 티타늄(35)의 이중막으로 구성된 장벽 금속층(30, 35)을 형성한다.
상기한 장벽 금속층(30, 35)은 LTS방식을 이용하여 형성될 수 있다. LTS 방식이란 웨이퍼와 타켓 간의 거리를 증가시킨 상태에서, 반응 챔버 내를 저압(예컨대, 1 밀리토르(mTorr)이하의 압력)으로 조절하고 그 내부에 플라즈마를 형성시켜 스퍼터링된 물질의 평균 자유 행정(Mean Free Path)을 증가시킴으로써 증착되는 입자의 직진성을 향상시켜 스텝 커버리지(특히, 하부 스텝 커버리지)를 증가시키는 방법이다. 이 경우에 반응 챔버의 온도는 일반적으로 약 400℃ 이상이다.
이러한 LTS 방식에 대하여 예를 들어 보다 구체적으로 설명하면, 우선 실리콘 기판이 탑재되는 기판 서포트와 금속 타깃이 장착되는 타깃 지지판이 서로 대향하도록 배치되는 반응 챔버 내에, 콘택 홀(25) 형성이 완료된 반도체 기판과 티타늄 재질의 금속 타깃(미도시)을 각각 장착한다. 다음으로, 상기 반응 챔버 내로 플라즈마 예컨대 아르곤 이온을 주입함과 동시에 금속 타깃에 전압을 가해준다. 그러면 플라즈마가 고속으로 충돌한 금속 타깃에서 금속 이온이 떨어져 나오고 이것이 전압 바이어스에 의하여 기판 서포트 상에 있는 실리콘 기판 쪽으로 이동하여 실리콘 기판의 표면에 티타늄 막(30)이 형성된다.
다음으로, 티타늄 막(30)의 형성 공정과 인시츄로 상기 반응 챔버 내부를 질소 분위기 바꾸어서 플라즈마 이온을 주입하고 전압도 다시 인가한다. 전압이 인가되면 금속 타깃에서 떨어져 나온 티타늄 이온은 질소와 반응하고, 기판의 표면에 질화 티타늄 막(35)이 형성된다.
집적도의 진전으로 콘택 홀(25)의 종횡비가 더욱 증가하면서 단차가 큰 패턴의 스텝 카버리지를 향상시키기 위하여 반응 챔버 내에 고주파의 교류 바이어스를인가하는 방법이 현재에는 많이 사용되고 있다. 교류 바이어스를 사용하는 방법은 고주파의 교류 바이어스를 반응 챔버에 인가함으로써, 반도체 기판 쪽(예컨대, 기판의 하부에 있는 히터(heater))에 발생하는 음의 전하를 띤 자체 바이어스(self bias)를 이용하는 것이다. 기판 쪽에 자체 바이어스가 생기면, 플라즈마에 의하여 떨어져 나온 양의 전하를 띤 금속 이온의 직진성이 더욱 향상되어 증착되는 막의 스텝 카버리지를 더욱 개선시킬 수 있다.
도 2a 및 도 2b에는 각각 교류 바이어스의 크기를 변화시키면서 형성된 티타늄 막 및 질화 티타늄 막의 비저항을 측정하여 개략적으로 그래프로 나타낸 것이다. 도 2a 및 도 2b를 참조하면 알 수 있는 바와 같이 스텝 카버리지를 개선하기 위하여 교류 바이어스를 인가할 때, 교류 바이어스의 크기를 증가시키면 형성되는 티타늄 막 및 질화 티타늄 막의 비저항이 증가하는 문제점이 있다. 즉, 스텝 카버리지를 개선하기 위하여 인가되는 교류 바이어스의 크기를 증가시키면 형성된 티타늄 막 및 질화 티타늄 막의 비저항이 큰 값을 나타낸다. 장벽 금속층의 비저항이 증가하면 결국 콘택의 전체 저항이 증가하므로 반도체 소자의 동작 속도를 개선하는데 장애가 된다.
본 발명이 이루고자 하는 기술적 과제는 LTS 방식을 이용하여 티타늄 막 및/또는 질화 티타늄 막을 형성할 경우에 고주파 교류 바이어스를 인가함으로써 얻어지는 향상된 스텝 카버리지 특성을 유지하면서, 형성되는 티타늄 막 및/또는 질화 티타늄 막의 비저항이 증가하는 것을 최소화시킬 수 있는 티타늄 막 및/또는 질화티타늄 막을 형성하는 방법을 제공하는데 있다.
도 1은 티타늄/질화 티타늄 막이 형성되어 있는 콘택 홀이 포함된 반도체 소자를 도시하고 있는 개략적인 단면도이고,
도 2a 및 도 2b는 티타늄 막 및 질화 티타늄 막이 가지는 비저항 값을 막을 형성하는 공정 중에 가한 교류 바이어스(Ac bias)의 크기 변화에 따라 측정한 그래프이고,
도 3은 티타늄 막 및 질화 티타늄 막이 가지는 비저항 값을 막이 형성되는 반응 챔버의 온도 변화에 따라 측정한 그래프이고,
도 4는 티타늄/질화 티타늄 막으로 구성된 장벽 금속층을 포함하는 콘택에 대하여 장벽 금속층을 형성하는 공정의 반응 챔버 온도가 200℃와 350℃인 경우에 여러 지점에서 저항값을 측정하여 나타낸 도면이다.
<도면의 주요 부분의 부호에 대한 설명>
10 : 반도체 기판20 : 층간 절연막
30 : 티타늄 막35 : 질화 티타늄 막
상기한 기술적 과제를 달성하기 위한 본 발명에 의한 티타늄 막 및/또는 질화 티타늄 막의 형성방법은 반응 챔버 내에 교류 바이어스를 인가하고 롱 쓰루 스퍼터링(Long Through Sputtering, LTS) 방식으로 티타늄 막 또는 질화 티타늄(Ti/TiN) 막을 형성할 경우에, 반응 챔버의 온도를 약 100℃ 내지 300℃ 사이로 하여 티타늄 막 또는 질화 티타늄 막을 형성한다.
티타늄 막을 형성할 경우에는 반응 챔버의 온도가 약 150℃ 내지 약 250℃ 사이인 것이 바람직하며, 질화 티타늄 막을 형성할 경우에는 반응 챔버의 온도가 약 100℃ 내지 200℃ 사이인 것이 바람직하다.
티타늄 막 및 질화 티타늄 막이 연속적으로 형성될 수 있으며, 이 경우에 티타늄 막을 형성하는 공정과 질화 티타늄 막을 형성하는 공정이 인-시츄(in-situ)로 진행될 수 있다.
또한 상기한 티타늄 막 및 질화 티타늄 막은 약 200℃ 정도의 온도에서 형성될 수 있고, 반도체 기판 상에 형성되어 있는 절연막으로 둘러싸인 콘택 홀에 장벽 금속층으로 형성될 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시될 수 있도록 그리고 당업자에게 본 발명의 사상이충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다.
일반적으로 LTS 방식을 사용하면서 반응 챔버에 교류 바이어스를 인가하여 티타늄 막 및/또는 질화 티타늄 막을 형성하는 경우에 형성되는 막의 비저항은 인가되는 교류 바이어스의 크기 외에 반응 챔버의 온도와 플라즈마 가스의 양에 영향을 받는 것으로 알려져 있다.
교류 바이어스의 크기와 형성되는 막의 비저항 값의 크기와의 관계는 전술한 바와 같다. 본 발명의 실시예는 특정한 값의 교류 바이어스의 크기를 반응 챔버에 인가하여 공정을 진행하는 것을 전제로 한다.
다음으로, 비저항값과 주입되는 플라즈마 가스의 양과의 관계를 살펴보기로 한다. 주입하는 플라즈마 가스 예컨대 아르곤 가스의 양을 증가시키면 형성되는 티타늄 막 및/또는 질화 티타늄 막의 비저항값을 낮출 수 있는 것으로 알려져 있다. 하지만 이 경우에는 티타튬 막 및/또는 질화 티타늄 막의 비저항은 낮아지나 가스 양의 증가로 반응 챔버의 압력이 상승하게 된다. 반응 챔버의 압력이 올라가게 되면 결국 저압을 이용하는 LTS 방식의 장점을 살릴 수 없어서 스텝 카버리지를 저하시키는 문제점이 생긴다.
마지막으로, 비저항값을 낮추기 위해서는 반응 챔버의 온도를 낮게 설정하는 방법이 있다. 반응 챔버의 온도와 형성되는 티타늄 막 및 질화 티타늄 막과의 관계가 도 3에 도시되어 있다.
도 3을 참조하면, 교류 바이어스를 인가하여 LTS 방식으로 형성된 티타늄 막의 비저항값은 반응 챔버의 온도가 200℃ 부근인 경우에 가장 작고 반응 챔버의 온도가 이보다 크거나 작을 경우에는 비저항값이 증가하는 것을 알 수 있다. 한편, 질화 티타늄 막의 경우에는 반응 챔버의 온도가 100℃ 보다 높은 경우에는 온도의 증가에 따라 비저항값도 증가하는 것으로 나타났다.
본 실시예에서는 반응 챔버의 온도가 100℃ 이하인 경우는 도시하지 않았다. 이것은 반응 챔버의 온도를 너무 낮게 설정하면 플라즈마 가스의 복사열에 의하여 반응 챔버의 온도가 계속 상승하기 때문인데, 공정의 진행 중에 반응 챔버의 온도가 변하게 되면 공정의 초기에 형성된 막의 성질과 후반부에 형성된 막의 성질이 서로 달라진다. 막의 성질이 웨이퍼 별로 차이가 생기면 형성되는 막들 사이에도 비저항값의 차이가 생기게 된다. 즉, 온도가 상승해서 후반부에 형성된 티타늄 막이나 질화 티타늄 막의 비저항 값이 더 높게 된다. 이러한 상황이 발생되면 제품의 신뢰성을 떨어뜨리고 결국 반도체 소자의 성능을 열화시키게 된다.
상기한 실시예를 근거로 하여 티타늄 막 및/또는 질화 티타늄 막을 교류 바이어스를 인가한 LTS 방식으로 형성할 경우에 최적의 공정 온도를 설정할 수 있다. 즉, 양자 모두 반응 챔버의 온도가 약 100℃ 내지 300℃ 사이가 되면 대체로 비저항이 작은 값을 보이게 된다.
또한, 티타늄 막을 형성할 경우에는 약 150℃ 내지 250℃ 사이의 온도가 바람직하며, 반응 챔버의 온도가 약 200℃ 정도인 경우가 더욱 바람직하다. 질화 티타늄 막을 형성할 경우에는 약 200℃ 이하인 경우가 바람직한데 약 100℃ 정도인 경우가 더욱 바람직하다.
그리고 콘택과 절연막 사이에 개재되는 장벽 금속층에서와 같이 티타늄 막과 질화 티타늄 막이 함께 인-시츄(in-situ)로 형성이 될 수도 있다. 이 경우 반응 챔버의 온도는 약 150℃ 내지 250℃ 사이인 것이 바람직하며, 웨이퍼간의 차이와 비저항을 고려할 때, 약 200℃ 정도에서 공정을 진행하는 것이 더욱 바람직하다.
도 4에서는 반응 챔버의 온도를 달리 하여 티타늄 막과 질화 티타늄 막으로 구성된 장벽 금속층을 형성한 후, 콘택을 형성한 다음 측정한 저항값을 그래프로 나타낸 것이다. 측정된 지점은 콘택의 상, 하부 및 중앙과 좌, 우측의 다섯 지점이며, 그래프에 표시된 저항값은 수십 개의 콘택을 연결하여 전체 저항값을 측정하고 이것을 연결한 콘택의 수로 나눈 값이다. 그리고 측정된 저항값이 가장 작은 것부터 차례로 표기하였으며 도 4의 세로 축에 표시된 A, B, C, D 및 E의 다섯 지점은 측정된 지점의 순서와는 무관하다. 그리고 가로 축에 표시된 저항값은 예시적인 것이며 콘택 물질의 종류에 따라서 다를 수 있다.
도 4에는 반응 챔버의 온도가 약 200℃인 경우와 약 350℃인 경우를 측정하여 비교하고 있는데 전자의 경우에 저항값이 후자의 경우보다 더 작은 것을 알 수 있다.
본 발명에 의하면 교류 바이어스를 인가하여 LTS 방식으로 티타늄 막 및/또는 질화 티타늄 막을 형성하므로 우수한 스텝 카버리지를 보인다. 따라서 미세화되고 종횡비가 큰 패턴에도 티타늄 막 및/또는 질화 티타늄 막을 균일하게 형성할 수 있다. 또한, 높은 고주파의 교류 바이어스을 가함으로써 초래되는 비저항의 증가를 최소화하여 낮은 저항을 가진 티타늄 막 및/또는 질화 티타늄 막을 형성할 수 있으므로 콘택 등 금속 배선에서 저항을 떨어뜨려 반도체 소자의 동작을 향상시킬 수 있다.
Claims (7)
- 반응 챔버 내에 교류 바이어스를 인가하고 롱 쓰루 스퍼터링(Long Through Sputtering, LTS) 방식으로 티타늄 막 또는 질화 티타늄(Ti/TiN) 막을 형성함에 있어서,상기 반응 챔버의 온도를 약 100℃ 내지 300℃ 사이로 하여 티타늄 막 또는 질화 티타늄 막을 형성하는 것을 특징으로 하는 티타늄 막 및/또는 질화 티타늄 막의 형성방법.
- 제1항에 있어서, 상기 반응 챔버의 온도를 약 150℃ 내지 250℃ 사이로 하여 상기 티타늄 막을 형성하는 것을 특징으로 하는 티타늄 막 및/또는 질화 티타늄 막의 형성방법.
- 제1항에 있어서, 상기 반응 챔버의 온도를 약 100℃ 내지 200℃ 사이로 하여 상기 질화 티타늄 막을 형성하는 것을 특징으로 하는 티타늄 막 및/또는 질화 티타늄 막의 형성방법.
- 제1항에 있어서, 상기 티타늄 막을 형성하는 공정과 상기 질화 티타늄 막을 형성하는 공정이 연속적으로 수행되는 것을 특징으로 하는 티타늄 막 및/또는 질화 티타늄 막의 형성방법.
- 제4항에 있어서, 상기 티타늄 막을 형성하는 공정과 상기 질화 티타늄 막을 형성하는 공정이 인-시츄(in-situ)로 수행되는 것을 특징으로 하는 티타늄 막 및/또는 질화 티타늄 막의 형성방법.
- 제5항에 있어서, 상기 반응 챔버의 온도를 약 200℃ 정도로 하여 공정을 수행하는 것을 특징으로 하는 티타늄 막 및/또는 질화 티타늄 막의 형성방법.
- 제6항에 있어서, 상기 티타늄 막 및 질화 티타늄 막은 반도체 기판 상에 형성되어 있는 절연막으로 둘러싸인 콘택 홀에 장벽 금속막으로 형성되는 것을 특징으로 하는 티타늄 막 및/또는 질화 티타늄 막의 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020047381A KR20040014743A (ko) | 2002-08-10 | 2002-08-10 | Ｌｔｓ 방식을 사용한 티타늄 막 및/또는 질화 티타늄막의형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020047381A KR20040014743A (ko) | 2002-08-10 | 2002-08-10 | Ｌｔｓ 방식을 사용한 티타늄 막 및/또는 질화 티타늄막의형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040014743A true KR20040014743A (ko) | 2004-02-18 |
Family
ID=37321493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020047381A KR20040014743A (ko) | 2002-08-10 | 2002-08-10 | Ｌｔｓ 방식을 사용한 티타늄 막 및/또는 질화 티타늄막의형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20040014743A (ko) |
-
2002
- 2002-08-10 KR KR1020020047381A patent/KR20040014743A/ko not_active Application Discontinuation
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| WITN | Withdrawal due to no request for examination |