KR20040008730A - Method of making partial self-aligned salicide contact - Google Patents
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Abstract
Description
본 발명은 부분적으로 셀프 얼라인 된 살리사이드 콘택(Partial Self-Aligned Salicide Contact) 형성 방법에 관한 것으로, 특히 콘택 영역에만 살리사이드를 형성시킴으로써, 콘택홀(contact hole)의 크기가 축소되더라도 제품의 특성에 문제가 생기지 않도록 하며, 슬로우 에스램(SLOW SRAM)뿐만 아니라 패스트 에스램(FAST SRAM)에도 적용 가능한 부분적으로 셀프 얼라인 된 살리사이드 콘택 형성 방법에 관한 것이다.The present invention relates to a method of forming a partially self-aligned salicide contact, and in particular, by forming salicide only in the contact region, the characteristics of the product even if the contact hole is reduced in size. The present invention relates to a method of forming a partially self-aligned salicide contact, which is applicable to not only slow SRAM but also fast SRAM.
도 1은 종래의 일반적으로 실리사이드 콘택 형성 방법을 설명하기 위한 공정 단면도이다.1 is a cross-sectional view illustrating a conventional method for forming a silicide contact.
상기 도면을 참조하면, 실리콘(Si) 기판(1) 위에 소자분리를 위한 샬로우 트렌치 분리(Shallow Trench Isolation; STI)막(2)을 형성한다.Referring to the drawings, a shallow trench isolation (STI) film 2 for device isolation is formed on the silicon (Si) substrate 1.
이 때, 0.25㎛ 이하의 하이 테크놀러지(high technology)에서는 샬로우 트렌치 분리(Shallow Trench Isolation; STI)를 도입하여 액티브 영역을 형성한다. 트렌치 영역은 절연막으로 충진(fill) 및 화학적기계적연마(CMP) 공정으로 액티브 이외의 영역을 처리한다(평탄화).At this time, in high technology of 0.25 mu m or less, shallow trench isolation (STI) is introduced to form an active region. The trench region is treated with an insulating film to treat a region other than active by a fill and chemical mechanical polishing (CMP) process (planarization).
그 다음, 상기 실리콘 기판(1) 내에 P웰 및 N웰을 형성한다.Then, P wells and N wells are formed in the silicon substrate 1.
상기 웰(Well)은 레트러그레이드 타입(retrograde type)으로 임플런트(Implant)에 의해 형성되어지고 임프런트된 소스 이온의 활성화를 위해 고온 급속 가열(Rapid Thermal Process; RTP) 공정으로 어닐닝(Annealing) 해준다.The well is formed by an implant in a retrograde type and annealed in a rapid thermal process (RTP) process to activate an implanted source ion. )
그 다음, 게이트 산화막(3)을 형성한 후 그 위에 게이트 폴리 실리콘막(4)을 증착한다. 그 후 게이트 한정(define)을 위한 포토 마스크를 형성한 후 사진/식각 공정을 진행한다. 이때, 게이트 폴리 실리콘막(4)은 등방성 식각된다.Next, after forming the gate oxide film 3, a gate polysilicon film 4 is deposited thereon. Thereafter, a photo mask for gate definition is formed, and then a photo / etch process is performed. At this time, the gate polysilicon film 4 is isotropically etched.
그 다음, 게이트 한정 후 NM/PM 이온을 주입한다.Next, NM / PM ions are implanted after the gate definition.
그 다음, 게이트 측벽에 LDD 스페이서(5)를 형성한 후 N+/P+ 이온주입 공정을 진행하여 소스/드레인 영역(6)을 형성한다.Next, the LDD spacers 5 are formed on the sidewalls of the gate, and then the N + / P + ion implantation process is performed to form the source / drain regions 6.
이 때, LDD(Lightly doped drain) 접합을 형성하기 위하여 마스킹 및 임플런트 공정을 진행한다. 오프셋 된(offseted) N+, P+ 접합을 형성하기 위해 사이드 웰(Sidewall) 절연막을 증착 및 에치백(Etch-back)한다.At this time, a masking and implant process is performed to form a lightly doped drain (LDD) junction. Sidewall insulating films are deposited and etched back to form offset N +, P + junctions.
형성된 사이드웰에 셀프 얼라인된 N+, P+ 임플런트 공정을 마스킹 공정을 이용하여 진행하고 임플런트 된 소스 이온의 활성화를 위해 고온 급속 가열(Rapid Thermal Process; RTP) 공정으로 어닐닝(Annealing) 해준다.A self-aligned N + and P + implant process is performed by using a masking process on the sidewalls formed and annealed by a rapid thermal process (RTP) process to activate the implanted source ions.
그 다음, 상기 구조물 위에 제 1 층간 절연막(7)을 형성한 후 이후 살리사이드막(8)이 형성될 부분을 식각하여 제거한다.Next, after the first interlayer insulating film 7 is formed on the structure, the portion where the salicide film 8 is to be formed is etched and removed.
그 다음, 상기 구조물 위에 실리사이드 형성을 위한 금속막(Ti 또는 Co)을 증착한 후 실리콘(Si)과의 결합(Alloy)을 위한 1차 어닐(anneal) 공정을 실시한다. 그리고, 결합을 하지 않은 금속막(Ti 또는 Co)을 제거한 후 저항이 낮은 분자형태를 만들어 주기 위한 2차 어닐 공정을 진행하여 상기 소스/드레인 영역(6)에 살리사이드막(8)을 형성한 후 금속막(Ti 또는 Co)을 제거한다.Next, a metal film (Ti or Co) for silicide formation is deposited on the structure, and then a first annealing process is performed for alloy with silicon (Si). After removing the unbonded metal film (Ti or Co), a second annealing process for forming a low resistance molecular form is performed to form the salicide film 8 in the source / drain region 6. After that, the metal film Ti or Co is removed.
그 다음, 상기 구조물 위에 제 2 층간 절연막(9)을 형성한 후 금속 배선이 상기 살리사이드막(8)과 전기적으로 접속되도록 상기 제 2 층간 절연막(9)을 식각하여 콘택홀을 형성한다.Next, after forming the second interlayer insulating film 9 on the structure, the second interlayer insulating film 9 is etched to form a contact hole so that a metal wire is electrically connected to the salicide film 8.
그 다음, 상기 구조물 위에 금속물질(10)을 증착한 후 패터닝하여 금속 배선을 형성한다.Next, the metal material 10 is deposited on the structure and then patterned to form a metal wiring.
도 2는 실리사이드 콘택을 사용하지 않는 종래의 에스램(SRAM)에서의 콘택 형성 방법을 설명하기 위한 공정 단면도이다.2 is a cross-sectional view illustrating a method of forming a contact in a conventional SRAM that does not use silicide contacts.
상기 도면을 참조하면, 실리콘(Si) 기판(11) 위에 소자분리를 위한 샬로우 트렌치 분리(Shallow Trench Isolation; STI)막(12)을 형성한다.Referring to the drawing, a shallow trench isolation (STI) film 12 is formed on the silicon (Si) substrate 11 for device isolation.
그 다음, 상기 실리콘 기판(11) 내에 P웰 또는 N웰을 형성한다.Then, P wells or N wells are formed in the silicon substrate 11.
상기 웰(Well)은 레트러그레이드 타입(retrograde type)으로 임플런트(Implant)에 의해 형성되어지고 임프런트된 소스 이온의 활성화를 위해 고온 급속 가열(Rapid Thermal Process; RTP) 공정으로 어닐닝(Annealing) 해준다.The well is formed by an implant in a retrograde type and annealed in a rapid thermal process (RTP) process to activate an implanted source ion. )
그 다음, 게이트 산화막(13)을 형성한 후 그 위에 게이트 폴리 실리콘막(14)을 증착한다. 그 후 게이트 한정(define)을 위한 포토 마스크를 형성한 후 사진/식각 공정을 진행한다. 이때, 게이트 폴리 실리콘막(14)은 등방성 식각된다.Next, after the gate oxide film 13 is formed, a gate polysilicon film 14 is deposited thereon. Thereafter, a photo mask for gate definition is formed, and then a photo / etch process is performed. At this time, the gate polysilicon layer 14 is isotropically etched.
그 다음, 게이트 한정 후 NM/PM 이온을 주입한다.Next, NM / PM ions are implanted after the gate definition.
그 다음, 게이트 측벽에 LDD 스페이서(15)를 형성한 후 N+/P+ 이온주입 공정을 진행하여 소스/드레인 영역(16)을 형성한다.Next, after forming the LDD spacer 15 on the sidewall of the gate, an N + / P + ion implantation process is performed to form the source / drain region 16.
이 때, LDD(Lightly doped drain) 접합을 형성하기 위하여 마스킹 및 임플런트 공정을 진행한다. 오프셋 된(offseted) N+, P+ 접합을 형성하기 위해 사이드 웰(Sidewall) 절연막을 증착 및 에치백(Etch-back)한다.At this time, a masking and implant process is performed to form a lightly doped drain (LDD) junction. Sidewall insulating films are deposited and etched back to form offset N +, P + junctions.
형성된 사이드웰에 셀프 얼라인된 N+, P+ 주입 공정을 마스킹 공정을 이용하여 진행한다. 이때, N+, P+ 주입 도우즈(Dose)는 ∼E15 수준이며,살리사이드(Salicide) 공정이 없으므로 고온 급속 가열법(Rapid Thermal Process; RTP) 대신에 통상적인 튜브(tube)에서 어닐(Anneal) 공정을 진행한다.The self-aligned N + and P + implantation processes are performed using the masking process. At this time, the N +, P + injection dose (Dose) is ~ E15 level, there is no salicide (Salicide) process, instead of the rapid thermal process (Rapid Thermal Process; RTP) instead of the conventional tube (Anneal process) Proceed.
그리고, LDD 도즈(Dose)는 일반적인 로직(Logic) 공정에 비해 수 배 낮은 정도로 진행한다(∼E13). 참고로, LDD 접합은 NMOS 트랜지스터에서만 형성하고, PMOS 트랜지스터의 경우에는 형성되지 않는다.LDD doses are several times lower than typical logic processes (~ E13). For reference, the LDD junction is formed only in the NMOS transistor, not in the case of the PMOS transistor.
그 다음, 상기 구조물 위에 제 1 및 제 2 층간 절연막(17)(19)을 형성한 후 금속 배선이 상기 소스/드레인 영역(16)과 전기적으로 접속되도록 상기 제 2 및 제 1 층간 절연막(19)(17)을 식각하여 콘택홀을 형성한다.Next, after forming the first and second interlayer insulating layers 17 and 19 on the structure, the second and first interlayer insulating layers 19 are electrically connected to the source / drain regions 16. (17) is etched to form contact holes.
그 다음, 상기 구조물 위에 금속물질(20)을 증착한 후 패터닝하여 금속 배선을 형성한다.Next, the metal material 20 is deposited on the structure and then patterned to form a metal wiring.
도 2는 에스램(SRAM) 공정에서 일반적으로 적용되는 논 살리사이드(Non-salicide) 공정이 스킵(Skip)된다는 것과 접합 형성의 방법과 히트 사이클(Heat Cycle)이 다르다는 것이 이외에는 특별히 다른점이 없다.FIG. 2 is not particularly different except that a non-salicide process, which is generally applied in an SRAM process, is skipped, and that a method of forming a junction and a heat cycle are different.
그러나, 상기 구성을 갖는 종래의 살리사이드 콘택 형성 방법은 다음과 같은 문제점이 있다.However, the conventional salicide contact forming method having the above configuration has the following problems.
0.18㎛ 이하의 기술이 적용되는 SRAM에서는 실리사이드를 이용한 저전력 SRAM(스피드는 상대적으로 느리나 누설 전류가 상당히 적어 대기 상태에서는 전력 소모가 적은 SRAM)을 구현하기가 매우 어려웠다. 그 이유는 소자의 스케일 다운(scale down)에 따른 접합 깊이가 0.2㎛ 이하로 낮아져 이러한 접합에서 실리사이드를 적용할 경우 SRAM에서 요구하는 스팩(Spec.)을 만족시키지 못하기 때문이다. 이는 실리사이드의 구조의 접합에서는 일반적인 논 실리사이드(Non-silicide) 접합에 비해 접합 내에 결함이 많고 순수 접합{실리사이드가 형성이 안된 벌크(bulk) 접합 영역} 깊이가 실리사이드에 의해 감소하여 구조적으로도 누설에 상당히 취약하기 때문이다. 이것은 특히 STI 에지{액티브(active)-필드(field) 경계부}부에서 심각하게 일어나기 때문에 무경계 콘택(borderless contact)에서는 경계 콘택(bordered contact)보다 훨씬 좋지 않은 누설 특성을 갖게 된다.In SRAMs with a technology of 0.18 micrometers or less, it was very difficult to implement low-power SRAMs using silicide (SRAMs with relatively slow speed but low leakage current, which consume less power in standby). The reason is that the junction depth due to scale down of the device is lowered to 0.2 μm or less, so that silicide is not applied to the junction to meet the specifications required by the SRAM. This is because the silicide structure has more defects in the junction than the non-silicide junction and the depth of pure junction (bulk junction region without silicide formation) decreases due to the silicide. Because it is quite vulnerable. This occurs particularly seriously at the STI edge (active-field boundary), resulting in much better leakage properties than bordered contacts in borderless contacts.
즉, 0.18㎛ 미만의 저전력 SRAM 기술에서 논-살리사이드 콘택(Non-salicide contact)의 크기가 너무 작아 콘택 저항이 너무 큰 문제점이 있었다. 이로 인해, 논-실리사이드 콘택(Non-silicide contact)의 크기는 더 이상의 셀 크기 시링크(shrink)를 어렵게 하였다. 또한, 콘택 저항이 높아지면 셀 트랜지스터의 드레인 전류도 적어지게 되어 스피드(speed)의 특성을 저하시켰다. 이러한 문제는 패스트 에스램(Fast SRAM) 제품에 대한 응용을 불가능하게 만들었다.That is, in the low-power SRAM technology of less than 0.18 ㎛ non-salicide contact (Non-salicide contact) size is too small problem that the contact resistance is too large. Because of this, the size of the non-silicide contact made further cell size shrinking difficult. In addition, as the contact resistance increases, the drain current of the cell transistor also decreases, thereby degrading the speed characteristic. This problem has made application for Fast SRAM products impossible.
이러한 셀 크기의 제한을 개선하기 위해서는 무경계 콘택(borderless contact)이 필수적이며, 이를 구현하기 위해서는 콘택 부분의 실리콘(Si) 절연막 간의 평탄한 프로파일(profile)을 얻는 것이 필수적이다. 따라서, 이러한 프로파일을 구현 하기에는 상당히 어려운 식각 공정의 조절이 요구되었다.Borderless contact is essential to improve the limitation of the cell size, and in order to implement this, it is essential to obtain a flat profile between silicon (Si) insulating layers of the contact portion. Therefore, it was necessary to control the etching process, which is quite difficult to implement such a profile.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 0.25㎛ 이하의 기술이 적용되는 에스램(SRAM)이나 기타 대기 전류(누설 전류)가 주 이슈(issue)가 되는 디바이스에서 누설 특성을 유지시키고 콘택 저항 특성을 개선시켜 콘택 홀(contact hole)의 크기가 작아지더라도 전기적으로 제품특성에 문제가 생기지 않도록 하며, 오히려 이를 개선시켜 슬로우 에스램(SLOW SRAM)뿐만 아니라 패스트 에스램(FAST SRAM)에도 적용가능 하도록 하기위해 콘택 영역만 살리사이드를 형성시킨 부분적으로 셀프 얼라인 된 살리사이드 콘택 형성 방법을 제공하는 데 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to provide a device in which SRAM or other standby current (leakage current) to which a technology of 0.25 μm or less is applied is a major issue. Maintain leakage characteristics and improve contact resistance so that even if the size of contact hole is small, it does not cause any problem of product characteristics electrically. Rather, it improves fast SRAM as well as SLOW SRAM. In order to be applicable to (FAST SRAM), to provide a partially self-aligned salicide contact forming method in which the salicide is formed only in the contact region.
도 1은 종래의 실리사이드 콘택 형성 방법을 설명하기 위한 공정 단면도1 is a cross-sectional view illustrating a conventional method of forming a silicide contact.
도 2는 실리사이드 콘택을 사용하지 않는 종래의 에스램(SRAM)에서의 콘택 형성 방법을 설명하기 위한 공정 단면도2 is a cross-sectional view illustrating a method of forming a contact in a conventional SRAM that does not use silicide contacts.
도 3a 내지 도 3d는 본 발명에 의한 부분적으로 셀프 얼라인 된 살리사이드 콘택 형성 방법을 설명하기 위한 공정 단면도3A to 3D are cross-sectional views illustrating a method of forming a partially self-aligned salicide contact according to the present invention.
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
31 : 실리콘 기판32 : 샬로우 트렌치 분리막31 silicon substrate 32 shallow trench isolation membrane
33 : 게이트 산화막34 : 게이트33 gate oxide film 34 gate
35 : 게이트 스페이서36 : 소스 및 드레인 영역35 gate spacer 36 source and drain regions
37 : 제 1 층간 절연막38 : 살리사이드막37: first interlayer insulating film 38: salicide film
39 : 제 2 층간 절연막40 : 금속 배선39: second interlayer insulating film 40: metal wiring
상기 목적을 달성하기 위한 본 발명의 부분적으로 셀프 얼라인 된 살리사이드 콘택 형성 방법은,Partially self-aligned salicide contact forming method of the present invention for achieving the above object,
샬로우 트렌치 분리(STI)막이 형성된 반도체 기판 위에 웰(Well)을 형성한 다음 게이트를 한정하는 단계;Forming a well on a semiconductor substrate on which a shallow trench isolation (STI) film is formed, and then defining a gate;
상기 게이트 한정 후 NM/PM 이온을 주입한 후 상기 게이트 측벽에 LDD 스페이서를 형성하는 단계;Implanting NM / PM ions after the gate definition and forming LDD spacers on the sidewalls of the gate;
상기 구조물 위에 N+/P+ 이온주입 공정을 진행하여 소스/드레인 영역을 형성하는 단계;Performing a N + / P + ion implantation process on the structure to form a source / drain region;
상기 구조물 위에 제 1 층간 절연막을 형성한 후 살리사이드막이 형성될 부분을 사진 및 식각하여 제 1 콘택홀을 형성하는 단계;Forming a first contact hole by forming a first interlayer insulating layer on the structure and photographing and etching a portion of the salicide layer;
상기 구조물 위에 실리사이드 형성을 위한 금속막을 형성한 후 실리콘과의 결합을 위한 1차 어닐 공정을 실시하는 단계;Forming a metal film for silicide formation on the structure and then performing a first annealing process for bonding with silicon;
상기 금속막을 제거한 후 저항이 낮은 분자형태를 만들어 주기 위한 2차 어닐 공정을 진행하여 살리사이드막을 형성하는 단계;Removing the metal layer and then performing a second annealing process to form a low molecular resistance form a salicide layer;
상기 구조물 위에 제 2 층간 절연막을 형성하는 단계;Forming a second interlayer insulating film on the structure;
상기 살리사이드막이 금속 배선과 전기적으로 접속되도록 상기 제 2 층간 절연막을 식각하여 제 2 콘택홀을 형성하는 단계; 및Etching the second interlayer insulating layer to form a second contact hole such that the salicide layer is electrically connected to the metal wire; And
상기 구조물 위에 금속물질을 증착한 후 패터닝하여 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.And depositing a metal material on the structure and then patterning the metal material to form a metal wiring.
상기 소스/드레인 영역을 형성시킨 후 논-살리사이드(Non-salicide)의 높은 액티브(Active) 저항을 감소시키기 위하여 확산(Diffusion) 공정을 진행(850℃, 30min)하여 상대적으로 깊은 접합을 형성시키도록 하는 것을 특징으로 한다.After forming the source / drain regions, a diffusion process (850 ° C., 30 min) is performed to form a relatively deep junction in order to reduce the high active resistance of the non-salicide. It is characterized by that.
상기 제 1 콘택홀의 크기는 상기 제 2 콘택홀의 크기보다 작게 형성하는 것을 특징으로 한다.The size of the first contact hole may be smaller than that of the second contact hole.
상기 제 1 층간 절연막은 질화막으로 형성하고, 상기 제 2 층간 절연막은 산화막으로 형성하는 것을 특징으로 한다.The first interlayer insulating film is formed of a nitride film, and the second interlayer insulating film is formed of an oxide film.
(실시예)(Example)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3d는 본 발명에 의한 부분적으로 셀프 얼라인 된 살리사이드 콘택 형성 방법을 설명하기 위한 공정 단면도이다.3A to 3D are cross-sectional views illustrating a method of forming a partially self-aligned salicide contact according to the present invention.
먼저 도 3a를 참조하면, 실리콘(Si) 기판(31) 위에 소자분리를 위한 샬로우 트렌치 분리(Shallow Trench Isolation; STI)막(32)을 형성한다.First, referring to FIG. 3A, a shallow trench isolation (STI) layer 32 is formed on a silicon (Si) substrate 31 for device isolation.
이 때, 0.25㎛ 이하의 하이 테크놀러지(high technology)에서는 샬로우 트렌치 분리(Shallow Trench Isolation; STI)를 도입하여 액티브 영역을 형성한다. 트렌치 영역은 절연막으로 충진(fill) 및 화학적기계적연마(CMP) 공정으로 액티브 이외의 영역을 처리한다(평탄화).At this time, in high technology of 0.25 mu m or less, shallow trench isolation (STI) is introduced to form an active region. The trench region is treated with an insulating film to treat a region other than active by a fill and chemical mechanical polishing (CMP) process (planarization).
그 다음, 상기 실리콘 기판(31) 내에 P웰 및 N웰을 형성한다.Then, P wells and N wells are formed in the silicon substrate 31.
상기 웰(Well)은 레트러그레이드 타입(retrograde type)으로 임플런트(Implant)에 의해 형성되어지고 임프런트된 소스 이온의 활성화를 위해 고온 급속 가열(Rapid Thermal Process; RTP) 공정으로 어닐닝(Annealing) 해준다.The well is formed by an implant in a retrograde type and annealed in a rapid thermal process (RTP) process to activate an implanted source ion. )
그 다음, 게이트 산화막(33)을 형성한 후 그 위에 게이트 폴리 실리콘막(34)을 증착한다. 그 후 게이트 한정(define)을 위한 포토 마스크를 형성한 후 사진/식각 공정을 진행한다. 이때, 게이트 폴리 실리콘막(34)은 등방성 식각된다.Then, after forming the gate oxide film 33, a gate polysilicon film 34 is deposited thereon. Thereafter, a photo mask for gate definition is formed, and then a photo / etch process is performed. At this time, the gate polysilicon layer 34 is isotropically etched.
그 다음, 게이트 한정 후 NM/PM 이온을 주입한다.Next, NM / PM ions are implanted after the gate definition.
그 다음, 게이트 측벽에 LDD 스페이서(35)를 형성한 후 N+/P+ 이온주입 공정을 진행하여 소스/드레인 영역(36)을 형성한다.Next, after forming the LDD spacer 35 on the gate sidewall, the source / drain region 36 is formed by performing an N + / P + ion implantation process.
여기서, LDD(Lightly doped drain) 접합을 형성하기 위하여 마스킹 및 임플런트 공정을 진행한다. 오프셋 된(offseted) N+, P+ 접합을 형성하기 위해 사이드 웰(Sidewall) 절연막을 증착 및 에치백(Etch-back)한다.Here, masking and implant processes are performed to form a lightly doped drain (LDD) junction. Sidewall insulating films are deposited and etched back to form offset N +, P + junctions.
형성된 사이드웰에 셀프 얼라인된 N+, P+ 주입 공정을 마스킹 공정을 이용하여 진행하고 주입 된 소스 이온의 활성화를 위해 고온 급속 가열(Rapid Thermal Process; RTP) 공정으로 어닐닝(Annealing) 해준다.A self-aligned N + and P + implantation process is performed by using a masking process in the sidewells formed, and annealing is performed by a rapid thermal process (RTP) process to activate the implanted source ions.
그리고, 소스와 드레인을 형성시킨 후 논-살리사이드(Non-salicide)의 높은액티브(Active) 저항을 감소시키기 위하여 일반적인 확산(Diffusion) 공정을 진행(850℃, 30min)하여 상대적으로 깊은 접합을 형성시킨다.After the source and drain are formed, a relatively deep junction is formed by performing a general diffusion process (850 ° C., 30 min) in order to reduce the high active resistance of the non-salicide. Let's do it.
그 다음, 도 3b와 같이, 상기 구조물 위에 제 1 층간 절연막(37)을 형성한 후 콘택 마스크(Contact mask)를 이용, 이후에 살리사이드막(38)이 형성될 부분을 사진 및 식각(Photo & Etch)하여 제 1 콘택홀을 형성한다. 이 때, 액티브 오픈 영역은 제 1 콘택홀 부위만 해당된다.Next, as shown in FIG. 3B, the first interlayer insulating layer 37 is formed on the structure, and then a portion of the salicide layer 38 is formed by using a contact mask. Etch) to form a first contact hole. At this time, the active open region corresponds to only the first contact hole region.
그 다음, 도 3c와 같이, 상기 구조물 위에 실리사이드 형성을 위한 금속막(Ti 또는 Co)을 증착한 후 실리콘(Si)과의 결합(Alloy)을 위한 1차 어닐(anneal) 공정을 실시한다. 그리고, 결합을 하지 않은 금속막(Ti 또는 Co)을 제거한 후 저항이 낮은 분자형태를 만들어 주기 위한 2차 어닐 공정을 진행하여 상기 소스/드레인 영역(36)에 살리사이드막(38)을 형성한다.Next, as shown in FIG. 3c, a metal film (Ti or Co) for silicide formation is deposited on the structure, and then a first annealing process for bonding with silicon (Si) is performed. Then, after removing the unbonded metal film (Ti or Co), a second annealing process is performed to form a low resistance molecular form to form a salicide film 38 in the source / drain region 36. .
그 다음, 상기 구조물 위에 제 2 층간 절연막(39)을 형성한다.Next, a second interlayer insulating film 39 is formed on the structure.
그 다음, 도 3d와 같이, 이후에 형성될 금속 배선이 상기 살리사이드막(38)과 전기적으로 접속되도록 상기 제 2 층간 절연막(9)을 식각하여 제 2 콘택홀을 형성한다. 이 때, 제 2 콘택홀의 크기는 상기 제 1 콘택홀보다 크게 형성된다. 상기 제 1 콘택홀의 크기를 제 1 콘택홀보다 작게 형성하는 이유는 공정마진을 위해서이다.Next, as shown in FIG. 3D, the second interlayer insulating layer 9 is etched to form a second contact hole so that a metal wiring to be formed later is electrically connected to the salicide layer 38. In this case, the size of the second contact hole is larger than that of the first contact hole. The reason why the size of the first contact hole is smaller than that of the first contact hole is for process margin.
그 다음, 상기 구조물 위에 금속물질(40)을 증착한 후 패터닝하여 금속 배선을 형성한다.Next, the metal material 40 is deposited on the structure and then patterned to form a metal wiring.
이상에서 설명한 바와 같이, 본 발명에 의한 부분적으로 셀프 얼라인 된 살리사이드 콘택 형성 방법은 다음과 같은 효과가 있다.As described above, the partially self-aligned salicide contact forming method according to the present invention has the following effects.
즉, 콘택 영역만 선택적으로 실리사이드를 형성시킴으로써 저전력 SRAM 같은 고 품질(high quality) 수준의 누설 특성을 요구하는 제품에 있어서, 0.18㎛ 이하의 선폭을 요구하는 공정이 적용된 경우 누설 특성은 논-살리사이드(Non-salicide) 접합을 적용한 경우와 유사한 수준을 유지하면서 콘택 저항을 획기적으로 개선할 수 있다. 이에 따라, 0.18㎛ 이하의 고 기술에도 적용할 수 있다.That is, in a product requiring high quality level leakage characteristics such as low power SRAM by selectively forming silicide only in the contact region, the leakage characteristic is non-salicide when a process requiring a line width of 0.18 μm or less is applied. The contact resistance can be significantly improved while maintaining a level similar to that of applying a non-salicide junction. Thereby, it is applicable also to the high technique of 0.18 micrometer or less.
또한, 콘택 크기를 줄일 수가 있으므로 셀 크기도 시링크(shrink)할 수 있어 메모리 밀도를 개선할 수 있다.In addition, since the contact size can be reduced, the cell size can also be shrinked, thereby improving memory density.
그리고, 실리사이드 콘택 적용으로 셀 트랜지스터나 로직 트랜지스터의 성능 또한 개선되어 스피드 특성을 향상 시킬 수 있다.The silicide contact also improves the performance of a cell transistor or a logic transistor, thereby improving speed characteristics.
또한, 공정 측면에서는 제 1 층간 절연막을 형성할 때 제 2 층간 절연막에 배해 상대적으로 얇은 절연막을 사용하게 되므로 제 2 콘택홀에서보다 더 작은 콘택을 패턴할 수 있어 무경계 콘택(콘택의 액티브 오버랩 = 0)인 경우에도 콘택 부위에 필드를 노출시키지 않도록 할 수 있으며, 얇은 절연막을 에칭하므로써 공정 조절 측면에서도 유리하다.In addition, in the process aspect, when forming the first interlayer insulating film, a relatively thin insulating film is used in consideration of the second interlayer insulating film, so that a smaller contact can be patterned than in the second contact hole, so that a borderless contact (active overlap of the contact = 0). In the case of), it is possible to prevent the field from being exposed to the contact portion, and is advantageous in terms of process control by etching a thin insulating film.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.
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