KR20040008512A - Method for manufacturing a semiconductor device - Google Patents
Method for manufacturing a semiconductor device Download PDFInfo
- Publication number
- KR20040008512A KR20040008512A KR1020020042151A KR20020042151A KR20040008512A KR 20040008512 A KR20040008512 A KR 20040008512A KR 1020020042151 A KR1020020042151 A KR 1020020042151A KR 20020042151 A KR20020042151 A KR 20020042151A KR 20040008512 A KR20040008512 A KR 20040008512A
- Authority
- KR
- South Korea
- Prior art keywords
- metal wiring
- nitrogen
- hydrogen
- forming
- silicon
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Non-Volatile Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 실리콘과 산화막의 계면에 존재하는 실리콘 댕글링 본드(Dangling bond)에 전하(Charge)가 트랩(Trap)되므로써 발생되는 소자의 특성 변화를 최소화시킬 수 있도록 한 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a change in characteristics of a device generated by trapping charges on a silicon dangling bond present at an interface between silicon and an oxide film. The present invention relates to a method for manufacturing a semiconductor device that can be minimized.
일반적으로 반도체 소자의 제조 공정은 기판을 준비하는 단계, 기판 상에 여러 가지의 반도체 소자를 형성하는 단계, 소자와 소자 또는 소자와 외부단자 간의 연결을 위해 금속배선을 형성하는 단계, 소자를 보호하기 위해 보호막을 형성하는 단계 등으로 이루어지며, 세부적인 단계를 포함하면 0.15㎛의 선폭을 갖는 플래쉬 이이피롬(EEPROM)의 경우 150 단계의 과정을 통해 제조된다.In general, a semiconductor device manufacturing process includes preparing a substrate, forming a variety of semiconductor devices on a substrate, forming a metal wiring for connection between the device and the device or the external terminal, and protecting the device. In order to form a protective film for the sake of protection, including a detailed step, the flash EPIROM (EEPROM) having a line width of 0.15㎛ is manufactured through a process of 150 steps.
이러한 단계를 통해 제조될 반도체 소자는 양산에 앞서 개발 단계에서 시험적으로 제조 및 테스트되는데, 각 단계에서 테스트를 통해 얻어지는 물리적/전기적 검증결과는 다음 롯트(Lot)의 제조에 반영되어 조기 개발을 이룰 수 있도록 한다. 실제 플래쉬 이이피롬(EEPROM) 소자의 경우 관례적으로 비트라인으로 이용될 첫번째 금속층을 형성한 후 특성 검증을 위한 테스트를 실시하고, 이 과정에서 얻은 테스트 결과를 다음 롯트 제조에 반영하여 시행 착오를 줄이고 있다.The semiconductor devices to be manufactured through these steps are manufactured and tested experimentally in the development stage before mass production, and the physical and electrical verification results obtained through the tests at each stage are reflected in the manufacture of the next lot to achieve early development. To help. In the case of the actual flash EEPROM device, the first metal layer to be used as a bit line is conventionally formed and then tested for characteristic verification, and the test result obtained in this process is reflected in the next lot manufacturing to reduce trial and error. have.
그러나 실제 이 과정에서 측정한 결과와 완성된 소자의 특성이 달라 많은 문제점이 야기된다. 플래쉬 이이피롬의 경우 글로벌(Global) 비트라인과 글로벌 워드라인을 포함하여 세층의 금속배선을 갖는데, 첫번째 금속배선을 형성한 후 소자의 특성을 측정한 결과와 세번째 금속배선까지 형성한 후 측정한 결과를 분석하면 상부 금속배선을 형성하는 동안 소자의 특성이 변화됨을 알 수 있다.In practice, however, the measurement results and the characteristics of the finished device differ, which causes many problems. The flash Y pyrom has three layers of metal wiring including global bit line and global word line. After the first metal wiring is formed, the characteristics of the device are measured and the third metal wiring is formed. It can be seen that the characteristics of the device change during the formation of the upper metallization.
도 1은 저전압용 NMOS 트랜지스터의 경우 첫번째 금속배선을 형성한 후 측정한 트랜지스터의 문턱전압(선 A)과, 세번째 금속배선까지 형성한 후 측정한 문턱전압(선 B)을 도시한 그래프로서, 후자의 경우(선 B) 문턱전압이 더 낮게 측정되었다.1 is a graph showing a threshold voltage (line A) of a transistor measured after forming the first metal wiring and a threshold voltage (line B) measured after forming the third metal wiring in the case of a low voltage NMOS transistor. In the case of (line B), the threshold voltage was measured lower.
도 2는 고전압용 NMOS 트랜지스터의 경우 첫번째 금속배선을 형성한 후 측정한 트랜지스터의 문턱전압(선 C)과, 세번째 금속배선까지 형성한 후 측정한 문턱전압(선 D)을 도시한 그래프로서, 후자의 경우에서 저전압용 NMOS 트랜지스터보다 문턱전압의 감소가 심하게 나타났으며, 이러한 문턱전압의 감소는 채널 길이가 길어질수록 심하게 나타났다.2 is a graph showing the threshold voltage (line C) of the transistor measured after forming the first metal wiring and the threshold voltage (line D) measured after forming the third metal wiring in the case of a high voltage NMOS transistor. In the case of, the threshold voltage decreases more severely than the low-voltage NMOS transistor, and the threshold voltage decreases as the channel length increases.
따라서 첫번째 금속배선을 형성한 후 측정한 결과를 설계에 필요한 파라미터(Design Input Model Parameter)로 이용할 경우 최종 단계를 통해 완성되는 소자의 특성은 설계시 예측한 특성과 많은 차이를 갖게 된다. 그러므로 최종 단계까지 공정을 완료한 후 소자의 특성을 파악해야 하는데, 실제로 플래쉬 이이피롬(EEPROM)의 경우 첫번째 금속배선 형성 후 36 단계 정도의 공정을 더 진행해야 하기 때문에 이러한 후속 공정의 진행으로 인한 시간의 손실이 발생되며, 이는 조기 개발의 걸림돌로 작용한다.Therefore, when the measured result after forming the first metal wiring is used as a design input model parameter, the characteristics of the device completed through the final step have a lot of differences from those predicted at the time of design. Therefore, after completing the process to the final stage, it is necessary to understand the characteristics of the device. In fact, in the case of flash EEPROM, since the 36 steps after the first metal wiring is formed, the time due to the progress of this subsequent process is required. Loss occurs, which is an obstacle to early development.
따라서 본 발명은 금속배선을 형성한 후 질소 및 수소가 혼합된 가스 분위기에서 열처리하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 제조 방법을 제공하는 데 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for manufacturing a semiconductor device that can solve the above disadvantages by forming a metal wiring and then heat-treating it in a gas atmosphere mixed with nitrogen and hydrogen.
상기한 목적을 달성하기 위한 본 발명은 소정의 소자 제조 공정을 거친 실리콘 기판 상에 금속배선을 형성한 후 질소 및 수소가 소정 비율로 혼합된 가스 분위기에서 열처리하는 단계를 포함하는 것을 특징으로 한다.The present invention for achieving the above object is characterized in that it comprises a step of heat-treating in a gas atmosphere mixed with nitrogen and hydrogen in a predetermined ratio after forming a metal wiring on a silicon substrate subjected to a predetermined device manufacturing process.
상기 질소 및 수소는 9 : 3의 비율로 혼합되며, 상기 열처리는 400 내지 450℃의 온도에서 30 내지 120분동안 실시되는 것을 특징으로 한다.The nitrogen and hydrogen are mixed in a ratio of 9: 3, the heat treatment is characterized in that it is carried out for 30 to 120 minutes at a temperature of 400 to 450 ℃.
또한, 상기 금속배선은 다층 구조의 금속배선을 갖는 소자의 경우 최하부 금속층인 것을 특징으로 한다.In addition, the metal wiring is characterized in that the bottom metal layer in the case of a device having a metal wiring of a multi-layer structure.
도 1 및 도 2는 종래 반도체 소자의 제조 과정에서 소자의 문턱전압을 측정한 그래프.1 and 2 are graphs of measuring the threshold voltage of a device in the manufacturing process of a conventional semiconductor device.
도 3은 실리콘 기판에서의 실리콘 원자 구조를 도시한 개념도.3 is a conceptual diagram illustrating a silicon atom structure in a silicon substrate.
도 4는 실리콘과 산화막 계면에서의 원자 구조를 도시한 개념도.4 is a conceptual diagram showing an atomic structure at an interface between silicon and an oxide film.
도 5는 실리콘 기판과 산화막 계면에서의 전하 분포를 도시한 개념도.5 is a conceptual diagram showing charge distribution at a silicon substrate and an oxide film interface.
도 6 및 도 7은 본 발명에 따라 반도체 소자를 제조하는 과정에서 소자의 문턱전압을 측정한 그래프.6 and 7 are graphs of measuring the threshold voltage of the device in the process of manufacturing a semiconductor device in accordance with the present invention.
실리콘(Si), 산화막(SiO2) 및 금속으로 이루어지는 MOS 구조에서, 도 3과 같은 원자 구조의 실리콘(Si) 기판 상에 산화막(SiO2)이 형성되면 실리콘(Si)과 산화막(SiO2)의 계면에는 도 4에 도시된 바와 같이 산소(O)와 결합을 이루지 못한 실리콘 댕글링 본드가 존재하게 된다. 그런데 후속 공정을 거치면서 도 5와 같이 실리콘(Si)과 산화막(SiO2) 계면의 실리콘 댕글링 본드에 전하(Charge; Q)가 트랩되기 때문에 전하의 트랩 정도에 따라 소자의 특성 변화가 일어난다.Silicon (Si), an oxide film (SiO 2) and in the MOS structure comprising a metal, an oxide film (SiO 2) on a silicon (Si) substrate of the atomic structure as shown in FIG. 3 when forming the silicon (Si) and the oxide film (SiO 2) As shown in FIG. 4, there is a silicon dangling bond that is not bonded to oxygen (O) as shown in FIG. 4. However, since the charge (Q) is trapped in the silicon dangling bond at the interface of silicon (Si) and the oxide layer (SiO 2 ) as shown in FIG. 5, the characteristic change of the device occurs according to the degree of trapping of the charge.
따라서 본 발명은 소정의 소자 제조 공정을 거친 실리콘 기판 상에 하부 금속배선을 형성한 후 400 내지 450℃ 온도 및 질소(N2)와 수소(H2)가 소정 비율로 혼합된 가스 분위기에서 30 내지 120분동안 열처리하여 실리콘 기판과 산화막의 계면에 존재하는 실리콘 댕글링 본드에 수소(H)가 결합되도록 하므로써 후속 공정에서 전하의 트랩이 발생되지 않도록 한다.Therefore, the present invention forms a lower metal wiring on a silicon substrate that has undergone a predetermined device manufacturing process, and then, in a gas atmosphere in which a temperature of 400 to 450 ° C. and nitrogen (N 2 ) and hydrogen (H 2 ) are mixed at a predetermined ratio. The heat treatment is performed for 120 minutes so that hydrogen (H) is bonded to the silicon dangling bond present at the interface between the silicon substrate and the oxide film, so that a trap of charge is not generated in a subsequent process.
도 6 및 도 7은 본 발명에 따라 제 1 금속배선을 형성한 후 열처리한 상태에서 채널길이에 따른 트랜지스터의 문턱전압 변화를 측정한 결과로서, 도 6은 저전압용 트랜지스터의 경우이고, 도 7은 고전압용 트랜지스터의 경우를 도시한다.6 and 7 show the result of measuring the threshold voltage change of the transistor according to the channel length in the heat treatment state after forming the first metal wiring according to the present invention, Figure 6 is a case of a low voltage transistor, Figure 7 The case of the high voltage transistor is shown.
도 6 및 도 7에 도시된 바와 같이, 0.35㎛의 채널길이를 갖는 저전압용 NMOS트랜지스터의 경우 제 1 금속배선을 형성한 후 질소(N2) 분위기에서 열처리하고 측정한 문턱전압(선 G)이 제 3 금속배선까지 형성하고 측정한 문턱전압(선 E)보다 약 0.1V 정도 높게 측정되었고, 0.6㎛의 채널길이를 갖는 고전압용 NMOS 트랜지스터의 경우 제 1 금속배선을 형성한 후 질소(N2) 분위기에서 열처리하고 측정한 문턱전압(선 J)이 제 3 금속배선까지 형성하고 측정한 문턱전압(선 H)보다 약 0.14V 정도 높게 측정되었으나, 본 발명에 따라 제 1 금속배선을 형성한 후 질소(N2)와 수소(H2)가 혼합된 가스 분위기에서 열처리하고 측정한 문턱전압(선 F 및 선 I)은 제 3 금속배선까지 형성하고 측정한 문턱전압(선 E 및 선 H)과 큰 차이를 보이지 않았다.As shown in FIGS. 6 and 7, in the case of the low voltage NMOS transistor having a channel length of 0.35 μm, the threshold voltage (line G) measured after heat treatment in a nitrogen (N 2 ) atmosphere after forming the first metal wiring is The high voltage NMOS transistor having a channel length of 0.6 μm was measured by about 0.1 V higher than the measured threshold voltage (line E) formed up to the third metal wiring, and after forming the first metal wiring, nitrogen (N 2 ) was formed. Although the threshold voltage (line J) measured after heat treatment in the atmosphere was formed to the third metal wiring and measured about 0.14V higher than the measured threshold voltage (line H), the nitrogen was formed after forming the first metal wiring according to the present invention. The threshold voltages (line F and line I) measured after heat treatment in a gas atmosphere mixed with (N 2 ) and hydrogen (H 2 ) are formed to the third metal wiring and are larger than the measured threshold voltages (line E and line H). There was no difference.
따라서 본 발명의 열처리를 거치면 실리콘(Si)과 산화막(SiO2) 계면의 실리콘 댕글링 본드에 수소(H)가 결합되어 댕글링 본드가 존재하지 않게 되므로 후속 공정을 거쳐도 전하의 트랩이 발생되지 않아 소자의 특성 변화가 일어나지 않는 것을 알 수 있다. 참고로 도 6 및 도 7은 410℃의 온도 및 질소(N2)와 수소(H2)가 9ℓ : 3ℓ의 비율로 혼합된 가스 분위기에서 30분동안 열처리한 경우의 측정 결과이다.Therefore, after the heat treatment of the present invention, hydrogen (H) is bonded to the silicon dangling bond at the interface between the silicon (Si) and the oxide film (SiO 2 ) so that the dangling bond does not exist and thus no trap of charge occurs even after the subsequent process. Therefore, it can be seen that the characteristic change of the device does not occur. For reference, FIGS. 6 and 7 are measurement results when heat treatment is performed for 30 minutes in a gas atmosphere in which a temperature of 410 ° C. and nitrogen (N 2 ) and hydrogen (H 2 ) are mixed at a ratio of 9L: 3L.
본 발명은 하부 금속배선을 형성한 후 질소(N2)와 수소(H2)가 혼합된 가스 분위기에서 열처리하여 실리콘 댕글링 본드가 제거되도록 한다. 따라서 댕글링 본드에 전하가 트랩됨으로써 발생되는 소자의 특성 변화가 최소화되어 제조 과정에서 조기에 소자의 특성을 정확히 검증할 수 있게 된다.In the present invention, after forming the lower metal wiring, the silicon dangling bond is removed by heat treatment in a gas atmosphere in which nitrogen (N 2 ) and hydrogen (H 2 ) are mixed. Therefore, the change of the characteristics of the device caused by the trapping of charges on the dangling bond is minimized, so that the characteristics of the device can be accurately verified early in the manufacturing process.
반도체 소자의 수명(Life time)이 점점 짧아지고, 이에 따라 소자의 개발기간도 감소되어야 하는 현재의 상황에서 제품의 조기 개발은 중요한 과제이다. 따라서 소자의 특성을 조기에 검증하고 그 결과를 신속히 다음 롯트의 제조에 적용할 수 있다면 소자의 조기 개발이 가능해 질 것이다. 더욱이 반도체 소자의 집적도가 증가됨에 따라 공정의 단계 수도 증가하기 때문에 소자의 특성을 조기에 정확히 검증할 수 있다면 개발 기간을 효과적으로 단축시킬 수 있게 된다.In the present situation where the life time of a semiconductor device is getting shorter and the development time of the device has to be reduced, the early development of a product is an important task. Therefore, early development of the device will be possible if the device's characteristics can be verified early and the results can be quickly applied to the manufacture of the next lot. In addition, as the integration of semiconductor devices increases, the number of steps in the process increases, so that the early development of the device can be effectively shortened if the characteristics of the device can be verified early.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020042151A KR20040008512A (en) | 2002-07-18 | 2002-07-18 | Method for manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020042151A KR20040008512A (en) | 2002-07-18 | 2002-07-18 | Method for manufacturing a semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040008512A true KR20040008512A (en) | 2004-01-31 |
Family
ID=37317570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020042151A KR20040008512A (en) | 2002-07-18 | 2002-07-18 | Method for manufacturing a semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20040008512A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101043046B1 (en) * | 2009-08-28 | 2011-06-21 | 주식회사 씨에버 | bax apparatus for seedling collection of adhesive shellfish |
-
2002
- 2002-07-18 KR KR1020020042151A patent/KR20040008512A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101043046B1 (en) * | 2009-08-28 | 2011-06-21 | 주식회사 씨에버 | bax apparatus for seedling collection of adhesive shellfish |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW201916192A (en) | Method for forming semiconductor structure | |
| KR20040008512A (en) | Method for manufacturing a semiconductor device | |
| KR100896842B1 (en) | Method for forming test pattern of gate ox integrity and test pattern structure for the gate ox integrity | |
| US6908805B2 (en) | Method of manufacturing dual gate oxide film | |
| US9343471B2 (en) | Embedded flash memory | |
| US7485475B2 (en) | Method of accelerating test of semiconductor device | |
| Martin et al. | Plasma induced charging damage (PID) from well charging in a BCD technology with deep trenches causing MOS device reliability lifetime degradation | |
| US7351595B2 (en) | Method for manufacturing semiconductor device | |
| US7043328B2 (en) | Method for manufacturing semiconductor device utilizing monitor wafers | |
| Martin et al. | Plasma induced charging damage causing MOS device reliability lifetime degradation originating from well charging of a technology with deep trench isolation | |
| JP2010287845A (en) | Method for manufacturing semiconductor integrated circuit device | |
| US6979618B2 (en) | Method of manufacturing NAND flash device | |
| JP2004077283A5 (en) | ||
| US20020123225A1 (en) | Control of Vmin transient voltage drift by using a PECVD silicon oxynitride film at the protective overcoat level | |
| US20030147294A1 (en) | Method of screening non-volatile memory devices | |
| US7026170B1 (en) | Methods of controlling optical properties of a capping insulating layer on memory devices, and system for performing same | |
| US6680244B2 (en) | Method for manufacturing semiconductor device | |
| KR100192542B1 (en) | Manufacture of device test pattern | |
| KR20110076622A (en) | Manufacturing method of semiconductor memory device | |
| US8815733B2 (en) | Isolated wire structures with reduced stress, methods of manufacturing and design structures | |
| KR20050052175A (en) | Method for fabrication of passivation layer in semiconductor device | |
| KR100493414B1 (en) | Method of forming a gate electrode in semiconductor device | |
| KR20090098175A (en) | Method for manufacturing semiconductor device | |
| JP2002299400A (en) | Method for fabricating semiconductor integrated circuit | |
| JPH10214966A (en) | Method for managing process |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |