KR100493414B1 - Method of forming a gate electrode in semiconductor device - Google Patents
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Abstract
본 발명의 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 폴리 실리콘을 증착한 후 N2가스를 이용한 열처리공정을 수행하여 게이트 산화막의 절연특성을 향상시킬 수 있는 반도체 소자의 게이트 전극 형성 방법을 제공한다.The present invention relates to a method of forming a gate electrode of a semiconductor device, and to a method of forming a gate electrode of a semiconductor device capable of improving insulation characteristics of a gate oxide film by performing a heat treatment process using N 2 gas after depositing polysilicon. .
Description
본 발명의 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 반도체 제조 기술이 고집적화 되어 감에 따라 게이트 산화막의 절연특성이 악화되는 현상을 폴리 실리콘층 증착후에 열처리를 수행하여 방지할 수 있는 게이트 전극 형성 방법에 관한 것이다. A method of forming a gate electrode of a semiconductor device of the present invention, the method of forming a gate electrode that can prevent the phenomenon that the insulation characteristics of the gate oxide film deteriorates as the semiconductor manufacturing technology is highly integrated, by performing heat treatment after deposition of the polysilicon layer. It is about.
종래의 폴리 실리콘(Poly-Si)은 열적 안정성과 게이트 산화막(Gate oxide)과의 접착 특성이 우수하여 반도체 소자의 게이트 전극 물질로 널리 이용되고 있다. 폴리 실리콘 게이트의 여러 가지 장점중 게이트 산화막과의 우수한 접착 특성에 기인한 뛰어난 게이트 산화막 인테그러티(Gate Oxide Integrity : GOI)는 반도체 제조 기술이 0.15㎛ 테크(Tech)이하로 축소되면서 크게 열화 되기 시작했다. Conventional poly-silicon (Poly-Si) has been widely used as a gate electrode material of a semiconductor device because of excellent thermal stability and adhesive properties with the gate oxide (Gate oxide). Among the many advantages of polysilicon gates, the excellent gate oxide integrity (GOI), due to its excellent adhesion to the gate oxide, begins to deteriorate significantly as semiconductor manufacturing technology shrinks below 0.15㎛ Tech. did.
도 1a 내지 1d는 종래 기술에 따른 반도체 소자의 게이트 전극을 형성하기 위한 단면도이다. 1A to 1D are cross-sectional views for forming a gate electrode of a semiconductor device according to the prior art.
도 1a를 참조하면, 반도체 기판(1)상에 NMOS영역과 PMOS영역을 구분하기 위한 트랜치(Trench)(2)를 형성한 다음 게이트 산화막(3)과 게이트 폴리 실리콘층(4)을 증착한다. 상기의 폴리 실리콘층은 균일한 컬럼너(Columnar)구조의 균일한 상태로 증착 되지만 폴리 실리콘층은 안정된 상태가 아니라 그 자체에 상당량의 스트레스(Stress)를 지니고 있다. Referring to FIG. 1A, a trench 2 for dividing an NMOS region and a PMOS region is formed on a semiconductor substrate 1, and then a gate oxide layer 3 and a gate polysilicon layer 4 are deposited. The polysilicon layer is deposited in a uniform state with a uniform columnar structure, but the polysilicon layer is not in a stable state but has a considerable amount of stress in itself.
도 1b 및 1c를 참조하면, 실리콘 기판(1)상에 포토레지스트(Photoresist)를 도포한 후 사전도핑(Pre-doping)용 포토 마스크를 이용하여 NMOS영역이 개방된 포토레지스트 패턴(Photoresist pattern)(5)을 형성한다. 상기 포토레지스트 패턴(5)을 이용하여 NMOS영역의 폴리 실리콘층(4)에 N 타입이온을 도핑한다. 보통 N 타입 이온으로는 인(Phosphorus)을 이용하여 도핑을 실시한다. 이온이 주입된 NMOS영역의 폴리 실리콘층의 일부가 비정질화되어 비정질 폴리 실리콘(6)을 형성하게 된다. Referring to FIGS. 1B and 1C, after a photoresist is applied on the silicon substrate 1, a photoresist pattern having an NMOS region open using a photo mask for pre-doping ( 5) form. N type ions are doped into the polysilicon layer 4 of the NMOS region using the photoresist pattern 5. Usually, as the N-type ion, doping is performed using phosphorus (Phosphorus). A portion of the polysilicon layer in the NMOS region into which ions are implanted is amorphous to form amorphous polysilicon 6.
도 1d를 참조하면, 상기의 NMOS영역의 폴리 실리콘(4)의 일부가 비정질화된 폴리실리콘(6) 상태에서 폴리 실리콘 어닐 공정을 수행한다. 인 이온주입으로 인해 비정질화 되었던 NMOS영역의 비정질 폴리 실리콘(6)은 어닐 공정을 통해 라지 그래인구조(7)로 재 결정화된다. Referring to FIG. 1D, a polysilicon annealing process is performed in a state in which a part of polysilicon 4 in the NMOS region is amorphous polysilicon 6. The amorphous polysilicon 6 in the NMOS region, which was amorphous due to phosphorus ion implantation, is recrystallized into a large grain structure 7 through an annealing process.
이러한 재결정화가 웨이퍼(Wafer)내부에서 NMOS영역에서만 일어나기 때문에 전체적인 폴리 실리콘층(4)에는 국부적으로 재결정화가 일어나게 된다. 증착 직후 내재해 있던 스트레스와 상기 재결정화에서 발생한 스트레스가 복합적으로 작용하여 폴리 실리콘층 내부에는 불균일한 스트레스가 인가된다.Since such recrystallization takes place only in the NMOS region inside the wafer, recrystallization locally occurs in the entire polysilicon layer 4. The stress inherent immediately after the deposition and the stress generated from the recrystallization are combined to apply a non-uniform stress inside the polysilicon layer.
따라서 폴리 실리콘층(4)의 일부분에는 스트레스가 매우 크게 걸리는 부분이 발생하고 이 부분에서는 하부의 게이트 산화막(3)에도 영향을 주게된다. 스트레스가 크게 걸리는 폴리 실리콘층(4) 하부의 게이트 산화막(3)에 결함이 발생되고 결국 절연 특성이 저하되게 된다. Therefore, a part of the polysilicon layer 4 that is extremely stressed is generated, and this part also affects the lower gate oxide film 3. Defects are generated in the gate oxide film 3 under the polysilicon layer 4 under high stress, and the insulating property is degraded.
도 2는 종래 기술에 의해 전다이의 게이트 산화막의 브레이크다운 전압을 평가한 결과그래프이다.Fig. 2 is a graph showing the results of evaluating the breakdown voltage of the gate oxide film of all dies according to the prior art.
도 2를 참조하면, 상기 그래프는 웨이퍼내의 전다이에서 각각 형성되어 있는 100㎛×100㎛사이즈의 MOS 커패시터(Capacitor)에서 게이트 산화막(3)의 브레이크다운 전압을 측정한 것이다. 브레이크다운 전압은 게이트 절연막에 소정의 누설전류가 흘러가도록 게이트에 인가해주는 전압이다. Referring to FIG. 2, the graph measures breakdown voltages of the gate oxide film 3 in MOS capacitors having a size of 100 μm × 100 μm formed on all dies in the wafer. The breakdown voltage is a voltage applied to the gate such that a predetermined leakage current flows through the gate insulating film.
만일 브레이크다운 전압이 특정전압보다 낮은 전압결과를 보이면 게이트 절연막의 품질이 떨어져 전류누설이 크다는 것을 나타낸다. 상기의 그래프에서는 게이트 절연막에 60㎃가 흘러가게 하는 게이트 전압으로 4V 또는 -4V가 인가되어야 한다. x축은 전압을 나타내었고 y축은 누적확률을 나타내었다. If the breakdown voltage is lower than the specified voltage, the quality of the gate insulating film is poor, indicating a large current leakage. In the above graph, 4V or -4V should be applied as the gate voltage to allow 60 kV to flow through the gate insulating film. The x-axis represents voltage and the y-axis represents cumulative probability.
이때 NMOS는 누적확률이 높은 부분에서 전류누설이 -4V보다 높은 전압에서 발생하는 페일지역(Fail site)이 많이 발생되는 것을 알 수 있다. PMOS는 누적확률이 낮은 부분에서 전류누설이 4V보다 낮은 전압에서 발생하는 페일지역이 일부 발생되는 것을 알 수 있다. 이는 NMOS 영역이 재결정화 되어 NMOS영역의 폴리 실리콘층(4)에 더 많은 스트레스가 가해지기 때문이다. 또한 PMOS 영역에서도 스트레스에 의한 게이트 산화막(3)의 절연 특성 열화가 나타나게 된다. 이는 NMOS영역의 스트레스에 의한 열화이기 때문에 인접한 PMOS 영역에도 게이트 산화막(3)의 절연 특성 열화가 나타나게 된다.In this case, it can be seen that NMOS generates a large number of fail sites where current leakage occurs at a voltage higher than -4V at a high cumulative probability. In the PMOS, a partial failure region occurs where the current leakage occurs at a voltage lower than 4V at the low cumulative probability. This is because the NMOS region is recrystallized and more stress is applied to the polysilicon layer 4 of the NMOS region. In the PMOS region, the insulation characteristic of the gate oxide film 3 is deteriorated due to stress. Since this is caused by stress in the NMOS region, the insulation characteristic of the gate oxide film 3 also appears in the adjacent PMOS region.
따라서 본 발명은 폴리 실리콘층 증착 후 N2가스를 이용한 열공정을 시행함으로써 폴리 실리콘의 스트레스를 줄임으로써 게이트 산화막의 절연특성이 약화되는 현상을 줄일 수 있는 게이트 전극을 제공하는데 그 목적이 있다.Therefore, an object of the present invention is to provide a gate electrode which can reduce the phenomenon of the insulation characteristics of the gate oxide film is reduced by reducing the stress of polysilicon by performing a thermal process using N 2 gas after the deposition of the polysilicon layer.
반도체 기판에 트랜치를 형성한 후 게이트 산화막 및 폴리 실리콘을 증착하는 단계 및 상기 폴리 실리콘의 스트레스를 제거하기 위해 N2가스를 이용한 열처리 공정을 수행하는 단계를 포함하여 이루어진 것을 특징으로 하는 게이트 전극 형성 방법을 제공한다.Forming a gate oxide film and polysilicon after forming a trench in the semiconductor substrate, and performing a heat treatment process using N 2 gas to remove stress of the polysilicon. To provide.
상기 열처리공정은 급속 열처리 공정 또는 노를 통한 열처리 공정으로 수행되며 상기 노를 통한 열처리 공정은 675 내지 800℃의 온도 하에서 약 10 내지 60분 동안 수행된다. 또한 상기 급속 열처리 공정은 800 내지 1100℃의 온도 하에서 약 10 내지 60초 동안 수행한다. 또한, 열처리공정은 폴리실리콘 증착장비를 통한 열처리 공정으로 수행되며 상기 폴리실리콘을 증착하는 온도하에서 수행되고, 650 내지 900℃의 온도 하에서 약 1 내지 60분 동안 수행된다. The heat treatment process is carried out in a rapid heat treatment process or a heat treatment process through the furnace and the heat treatment process through the furnace is performed for about 10 to 60 minutes at a temperature of 675 to 800 ℃. In addition, the rapid heat treatment process is performed for about 10 to 60 seconds at a temperature of 800 to 1100 ℃. In addition, the heat treatment process is performed by a heat treatment process through a polysilicon deposition equipment and is carried out at a temperature for depositing the polysilicon, and is performed for about 1 to 60 minutes under a temperature of 650 to 900 ℃.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 및 3b는 본 발명에 따른 게이트 전극 형성 방법을 설명하기 위한 단면도이다. 3A and 3B are cross-sectional views illustrating a method of forming a gate electrode according to the present invention.
도 3a를 참조하면, 반도체 기판(11)상에 NMOS영역과 PMOS영역을 구분하기 위한 트랜치(Trench)(12)를 형성한 다음 게이트 산화막(Gate oxide)(13)과 게이트 폴리 실리콘(Poly-Si)층(14)을 증착한다. 상기의 폴리 실리콘층(14)은 균일한 컬럼너(Columnar)구조의 균일한 상태로 증착 되지만 폴리 실리콘층(14)은 안정된 상태가 아니라 그 자체에 상당량의 스트레스(Stress)를 지니고 있다. Referring to FIG. 3A, a trench 12 for dividing an NMOS region and a PMOS region is formed on a semiconductor substrate 11, and then a gate oxide 13 and a gate polysilicon are formed. A layer 14 is deposited. The polysilicon layer 14 is deposited in a uniform state with a uniform columnar structure, but the polysilicon layer 14 does not have a stable state but has a considerable amount of stress on its own.
도 3b를 참조하면, 상기 폴리 실리콘층(14)을 증착한 직후에 급속 열처리 또는 노(Furnace)를 통해 어닐공정을 수행하여 폴리 실리콘층(4) 내부에 자체적으로 존재하던 스트레스를 해소 시켜준다. Referring to FIG. 3B, an annealing process may be performed immediately after deposition of the polysilicon layer 14 through rapid heat treatment or furnace to relieve the stress existing in the polysilicon layer 4.
구체적으로 노를 통한 어닐 공정은 O2가 전혀 들어가지 않은 N2가스 환경과 675 내지 800℃의 온도에서 약 10 내지 60분 동안 수행하여 폴리 실리콘이 산화되는 것을 방지한다. 또한 급속 열처리 공정은 O2가 전혀 들어가지 않은 N2가스 환경과 800 내지 1100℃의 온도 하에서 약 10 내지 60초 동안 수행하여 폴리 실리콘이 산화되는 것을 방지한다. 또한, 상기 폴리 실리콘층(14)을 증착한 직후에 폴리 실리콘층 증착장비를 이용한 열처리 공정을 수행하여 폴리 실리콘층(14) 내부에 자체적으로 존재하던 스트레스를 해소시킬 수 있다. 상기 폴리 실리콘층 증착장비를 이용한 열처리 공정은 N2 가스를 이용하여 상기 폴리 실리콘층 증착 온도하에서 실시하되, 650 내지 900℃의 온도하에서 약 1 내지 60분 동안 수행된다.Specifically, the annealing process through the furnace is performed for about 10 to 60 minutes in an N 2 gas environment containing no O 2 at a temperature of 675 to 800 ° C. to prevent the polysilicon from being oxidized. In addition, the rapid heat treatment process is performed for about 10 to 60 seconds under an N 2 gas environment containing no O 2 at a temperature of 800 to 1100 ° C. to prevent the polysilicon from being oxidized. In addition, immediately after the polysilicon layer 14 is deposited, a heat treatment process using a polysilicon layer deposition apparatus may be performed to relieve the stress existing within the polysilicon layer 14. The heat treatment process using the polysilicon layer deposition apparatus is performed under the polysilicon layer deposition temperature using N 2 gas, and is performed for about 1 to 60 minutes at a temperature of 650 to 900 ° C.
열처리 공정을 통하여 폴리실리콘 자체의 스트레스를 제거함으로써 후속 이온주입과 어닐공정에서 발생하는 재결정화 과정에서도 심각한 데미지(Damage)를 받지 않게 되어 게이트 산화막의 절연특성이 열화 되는 부분이 감소하게된다. By removing the stress of the polysilicon itself through the heat treatment process, even in the subsequent re-crystallization process occurring in the ion implantation and annealing process does not suffer a serious damage (Damage) to reduce the portion of the insulating properties of the gate oxide film is degraded.
도 4는 본 발명에 따른 전체 다이의 게이트 산화막의 브레이크다운 전압을 평가한 결과그래프이다.4 is a graph illustrating evaluation results of breakdown voltages of gate oxides of all dies according to the present invention.
도 4를 참조하면, 상기 그래프는 웨이퍼내의 전다이에서 각각 형성되어 있는 100㎛×100㎛사이즈의 MOS 커패시터(Capacitor)에서 게이트 산화막(3)의 브레이크다운 전압을 측정한 것이다. 상기의 그래프에서는 게이트 절연막에 60㎃가 흘러가게 하는 게이트 전압으로 4V 또는 -4V가 인가되어야 한다. 본 발명에 따른 공정 후 NMOS영역에서는 브레이크다운 전압이 -4V보다 높은 전압이 발생하지 않고, PMOS영역에서는 브레이크다운 전압이 4V보다 낮은 전압이 발생하지 않아 페일지역(Fail site)이 전혀 발생하지 않는 것을 볼 수 있다. Referring to FIG. 4, the graph measures the breakdown voltage of the gate oxide film 3 in a MOS capacitor having a size of 100 μm × 100 μm formed on all dies in the wafer. In the above graph, 4V or -4V should be applied as the gate voltage to allow 60 kV to flow through the gate insulating film. In the NMOS region after the process according to the present invention, the breakdown voltage is not higher than -4V, and the breakdown voltage is not lower than 4V in the PMOS region, so that no fail site occurs. can see.
이와 같이 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법은 폴리 실리콘 증착 직후 N2가스를 이용한 열처리 공정을 수행함으로써 폴리 실리콘에 내재해 있던 스트레스를 제거 할 수 있다.As described above, the gate electrode forming method of the semiconductor device according to the present invention can remove the stress inherent in polysilicon by performing a heat treatment process using N 2 gas immediately after polysilicon deposition.
또한 폴리 실리콘에 내재해 있던 스트레스를 제거함으로써 후속 이온주입과 열처리 과정에 의한 게이트 산화막의 절연특성의 약화를 막을 수 있다. In addition, by removing the stress inherent in polysilicon, it is possible to prevent the deterioration of the insulating property of the gate oxide film by subsequent ion implantation and heat treatment.
도 1a 내지 1d는 종래 기술에 따른 반도체 소자의 게이트 전극을 형성하기 위한 단면도.1A to 1D are cross-sectional views for forming a gate electrode of a semiconductor device according to the prior art.
도 2는 종래 기술에 의해 전다이의 게이트 산화막의 브레이크다운 전압을 평가한 결과그래프.Fig. 2 is a graph of evaluation results of breakdown voltages of gate oxide films of all dies according to the prior art.
도 3a 및 3b는 본 발명에 따른 게이트 전극 형성 방법을 설명하기 위한 단면도.3A and 3B are cross-sectional views illustrating a method of forming a gate electrode according to the present invention.
도 4는 본 발명에 따른 전다이의 게이트 산화막의 브레이크다운 전압을 평가한 결과그래프.Figure 4 is a result of evaluating the breakdown voltage of the gate oxide film of the die according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
1, 11 : 반도체 기판 2, 12 : 트랜치1, 11: semiconductor substrate 2, 12: trench
3, 13 : 게이트 산화막 4, 6, 7, 14 : 폴리 실리콘3, 13: gate oxide film 4, 6, 7, 14: polysilicon
5 : 포토마스크 패턴5: photomask pattern
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2001
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