KR100445061B1 - Method for fabricating Semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 핫 캐리어 효과와 NBTI (Negative Bias Temperature Instability)에 의한 소자특성의 열화를 방지하여 특성을 향상시킨 반도체 소자의 제조방법에 관한 것이다. 이를 위한 본 발명은 기판 전면에 질화산화막을 형성하는 단계; 피모스 소자가 형성될 기판영역의 상기 질화산화막을 제거하여 앤모스 소자가 형성될 기판영역에만 상기 질화산화막을 남기는 단계; 상기 피모스 소자가 형성될 기판영역과 상기 앤모스 소자가 형성될 기판영역상에 형성된 질화산화막상에 열산화막을 형성하는 단계; 상기 앤모스 소자가 형성될 기판영역상의 열산화막상에 N형 폴리실리콘으로 게이트 전극을 형성하는 단계; 및 상기 피모스 소자가 형성될 기판영역상의 열산화막상에 B11으로 도핑된 P형 폴리실리콘으로 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device having improved characteristics by preventing deterioration of device characteristics due to hot carrier effects and negative bias temperature instability (NBTI). The present invention for this purpose is to form a nitride oxide film on the entire surface of the substrate; Removing the nitride oxide film of the substrate region where the PMOS device is to be formed, leaving the nitride oxide film only on the substrate area where the NMOS device is to be formed; Forming a thermal oxide film on the nitride region formed on the substrate region where the PMOS device is to be formed and the substrate region where the NMOS device is to be formed; Forming a gate electrode of N-type polysilicon on a thermal oxide film on a substrate region where the NMOS device is to be formed; And forming a gate electrode of P-type polysilicon doped with B 11 on the thermal oxide film on the substrate region where the PMOS device is to be formed.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 피-채널 모스(p-channel Metal Oxide Semiconductor : 이하, 피모스라 함) 트랜지스터의 게이트 절연막과 엔-채널 모스(n-channel Metal Oxide Semiconductor : 이하, 엔모스라 함) 트랜지스터의 게이트 절연막을 형성함에 있어서 엔모스 트랜지스터에서 나타나는 핫 캐리어(Hot carrier) 특성과 피모스 트랜지스터에서 주로 나타나는 NBTI(Negative Bias Temperature Instability) 특성을 향상시키며 엔모스와 피모스 소자에 사용되는 게이트 절연막의 전기적인 두께차이로 인한 소자특성의 열화를 방지한 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a gate insulating film and an n-channel metal oxide semiconductor (n-channel metal oxide semiconductor) of a p-channel metal oxide semiconductor. It is used in NMOS and PMOS devices to improve the hot carrier characteristics of NMOS transistors and NBTI (Negative Bias Temperature Instability) characteristics of PMOS transistors. The present invention relates to a method for manufacturing a semiconductor device which prevents deterioration of device characteristics due to electrical thickness differences of gate insulating films.
일반적인 디지탈 논리회로에서는 엔모스 트랜지스터의 게이트 전극으로 n형 불순물로 도핑된 폴리실리콘을 사용하고 피모스 트랜지스터의 게이트 전극으로는 p형 불순물로 도핑된 폴리실리콘을 사용하고 있는데 이와 같이 이중으로 도핑된 (Dual doped) 폴리실리콘을 게이트 전극으로 사용하는 소자는 다음과 같은 문제점들을 가지고 있다.In general digital logic circuits, polysilicon doped with n-type impurities is used as a gate electrode of an NMOS transistor, and polysilicon doped with p-type impurities is used as a gate electrode of a PMOS transistor. Dual doped) A device using polysilicon as a gate electrode has the following problems.
첫째, 엔모스 트랜지스터에 있어서 핫 캐리어 효과에 의한 특성저하의 문제이다.First, it is a problem of deterioration of characteristics due to the hot carrier effect in the NMOS transistor.
일반적으로 하나의 집적회로 칩 상에 형성되는 소자의 크기는 점점 더 미세화 되어가고 있고 이러한 소자를 동작시키는 내부 전압으로는 5 volt 내지는 3.3 volt 또는 더 낮은 전압을 사용하고 있다.In general, the size of devices formed on an integrated circuit chip is becoming smaller and smaller, and the internal voltage for operating such devices is 5 volts or 3.3 volts or lower.
이와 같이 소자가 점점 더 미세화됨에 따라서 트랜지스터의 채널길이도 점점 더 줄어들게 되는데, 소자에 공급되는 전압은 일정하고 채널의 길이는 줄어들게 되면서 일어나는 현상이 핫 캐리어 효과이다.As the device becomes smaller and smaller, the channel length of the transistor decreases. The hot carrier effect occurs as the voltage supplied to the device is constant and the channel length decreases.
즉, 채널의 길이가 짧아진 엔모스 트랜지스터의 드레인(drain) 영역의 끝부분에는 강한 전기장이 인가되어, 이 영역을 통과하는 전하는 큰 에너지를 얻게 되는데 강한 전기장에 의해 큰 에너지를 갖게된 전하는 격자와 충돌전리(impact ionization)를 일으켜 전자-정공쌍을 발생시킨다.That is, a strong electric field is applied to the end of the drain region of the NMOS transistor whose channel length is shortened, and the charge passing through the region gets a large energy. Impact ionization occurs to generate electron-hole pairs.
이렇게 생성된 정공은 큰 기판 전류를 형성하게 되고 전자는 트랜지스터의 게이트 절연막에 포획(trap)되거나 기판 내부로 침투하여 소자의 전기적인 특성을 열화시킨다.The holes thus generated form a large substrate current and electrons are trapped in the gate insulating film of the transistor or penetrate into the substrate, thereby deteriorating the electrical characteristics of the device.
둘째, 주로 피모스 트랜지스터에 발생하는 NBTI (Negative Bias Temperature Instability) 현상이다.Second, NBTI (Negative Bias Temperature Instability) phenomenon occurs mainly in PMOS transistors.
반도체 소자가 제품으로 출시되거나 시험적으로 제조되는 경우에, 기판이 반전되도록 네가티브 바이어스(negative bias)를 게이트에 가하는 동시에 온도를 올려서 스트레스 상태를 가속시키는 스트레스 시험이 행해지는데 이 경우에 NBTI 현상이 발생한다.When a semiconductor device is released into a product or manufactured as a test product, a stress test is performed to accelerate the stress state by applying a negative bias to the gate so as to invert the substrate and raising the temperature. In this case, an NBTI phenomenon occurs. do.
NBTI 현상이란 주로 피모스 트랜지스터에서 발생하는 현상으로 소자가 동작하는 동안에 게이트 절연막과 실리콘 기판 사이의 계면에 양전하(positive charge)가 포획(trap)되어 소자의 특성이 저하되는 것을 말하며, 다른 용어로 피모스 핫 캐리어 효과라고 칭하기도 한다.The NBTI phenomenon is a phenomenon that occurs mainly in PMOS transistors, and when the device is in operation, positive charges are trapped at the interface between the gate insulating film and the silicon substrate, thereby degrading the characteristics of the device. It is also called the Mohs hot carrier effect.
도1은 스트레스 시험시에 Negative Bias가 피모스 트랜지스터에 인가된 모습을 보인 도면이고 도2는 NBTI 현상때문에 소자의 임계전압이 변화하는 모습을 보인 도면이다.FIG. 1 is a view showing that a negative bias is applied to a PMOS transistor during a stress test, and FIG. 2 is a view showing a threshold voltage change of a device due to an NBTI phenomenon.
도1에 도시된 바와 같이 피모스 소자에서 게이트(14)에 음전압을 인가하고드레인(12), 소스(13) 및 실리콘기판(10)은 접지시키는 경우에는 양전하가 게이트 절연막(11)과 실리콘기판(10) 사이의 계면에 포획되어 임계전압을 변화시키는 등의 특성의 열화를 가져온다.As shown in FIG. 1, in the case of applying a negative voltage to the gate 14 and grounding the drain 12, the source 13, and the silicon substrate 10 in the PMOS device, positive charges are applied to the gate insulating layer 11 and the silicon. It is captured at the interface between the substrates 10, resulting in deterioration of characteristics such as changing the threshold voltage.
즉, 게이트(14)에 인가된 음전압에 의해 게이트(14)를 구성하는 물질인 폴리실리콘의 전자가 실리콘 기판(10)을 통과하여 임팩트 이온화(Impact ionization) 현상을 야기하고 전자 및 정공을 발생시킨다. 이때, 전자는 실리콘 기판(10)상에서 기판전류로 측정되며 정공은 게이트 절연막(11)으로 점프하여 게이트 절연막(11)에 포획된다. 그 결과, 게이트 절연막(11)과 실리콘 기판(10)사이의 계면에 양전하가 모여들어 트랜지스터의 임계전압이 변화하여 소자특성의 열화를 가져오는 것이다.That is, electrons of polysilicon, which is a material constituting the gate 14, pass through the silicon substrate 10 by the negative voltage applied to the gate 14 to cause an impact ionization phenomenon and generate electrons and holes. Let's do it. At this time, the electrons are measured by the substrate current on the silicon substrate 10 and the holes jump to the gate insulating film 11 and are captured by the gate insulating film 11. As a result, positive charges collect at the interface between the gate insulating film 11 and the silicon substrate 10, and the threshold voltage of the transistor changes, resulting in deterioration of device characteristics.
세째, 피모스 소자에서 붕소(Boron)의 침투로 인하여 소자 특성이 열화되는 문제점이다. 붕소가 게이트에 주입된 이후에 여러가지 열처리 공정을 거치게 되는데 이러한 열처리 공정을 거치면서 붕소가 게이트 절연막 및 실리콘 기판으로 확산되면서 임계전압의 변화등 소자의 특성을 열화시킨다.Third, device characteristics deteriorate due to boron penetration in the PMOS device. After boron is injected into the gate, various heat treatment processes are performed. As the boron diffuses through the gate insulating film and the silicon substrate, the characteristics of the device, such as a change in the threshold voltage, are degraded.
종래에는 위와 같은 문제를 해결하기 위해서 다음과 같은 방법들을 사용하여 왔다.Conventionally, the following methods have been used to solve the above problems.
첫번째 방법으로, 질화산화막(Nitrided oxide)을 게이트 절연막으로 사용하는 방법이다. 질화산화막을 게이트 절연막으로 사용하게 되면 Si/SiO2계면에 SiO2보다 조밀한 SiN 결합이 형성되어 붕소 침투 문제와 엔모스 핫 캐리어 특성이 향상됨은 잘 알려져 있다.In a first method, a nitride oxide is used as a gate insulating film. The use of a nitride oxide film as the gate insulating film is dense SiN bonds than SiO 2 on Si / SiO 2 interface is formed improves the boron penetration problem and the NMOS hot carrier properties are well known.
그러나, 이와 같은 방법을 사용하게 되면 피모스 NBTI 현상을 악화시키는 결과를 초래한다. NBTI 현상은 주로 실리콘기판에 존재하는 양전하가 주 원인인데 질화산화막을 게이트 절연막으로 사용하게 되면 기판에 존재하는 양전하의 양이 증폭되기 때문이다.However, the use of this method results in worsening of the PMOS NBTI phenomenon. The NBTI phenomenon is mainly caused by the positive charge present in the silicon substrate because the use of the nitride oxide film as the gate insulating film amplifies the amount of positive charge present in the substrate.
산화막 또는 질화산화막을 게이트 절연막으로 사용하는 경우에 산화막에 의해 포획되는 양전하의 양보다 질화산화막에 의해 포획되는 양전하의 양이 더 크기 때문에 피모스 NBTI 현상이 악화되는데 이는 활성화에너지 차이에 기인한다.When the oxide film or the nitride oxide film is used as the gate insulating film, the PMOS NBTI phenomenon worsens because the amount of the positive charge trapped by the oxide nitride film is larger than the amount of positive charge trapped by the oxide film, which is caused by the difference in activation energy.
즉, 산화막과 양전하가 반응하는 화학반응의 활성화에너지 보다 질화산화막과 양전하가 반응하는 화학반응의 활성화에너지가 작기 때문에 질화산화막을 게이트 절연막으로 사용할 경우에는, 포획되는 양전하의 양의 많아져서 소자특성의 열화를 초래하게 된다.In other words, when the nitride oxide film is used as the gate insulating film, the amount of positive charge trapped increases because the activation energy of the nitride oxide film and the positive charge is smaller than the activation energy of the chemical reaction between the oxide film and the positive charge. It will cause deterioration.
도2는 NBTI 현상때문에 소자의 임계전압 (Threshold voltage)이 변화하는 모습을 보인 도면인데 도2에 도시된 바와같이 순수한 SiO2보다는 질화막(NO)에서 소자의 임계전압이 더 많이 변화하고 있음을 알수 있다.FIG. 2 is a view showing that the threshold voltage of the device is changed due to the NBTI phenomenon. As shown in FIG. 2, the threshold voltage of the device is changed more in the nitride film NO than in pure SiO 2 . have.
종래의 문제점을 해결하기 위한 두번째 방법은 게이트 절연막으로 열 산화막(thermal oxide)을 사용하는 방법이다. 이 방법을 사용하면 피모스 소자에서 NBTI 특성을 향상시킬 수 있고 또한, 붕소침투로 인한 문제는 붕소 이온주입을 BF 대신에 B11을 사용함으로써 해결이 가능하나 엔모스 소자에서 나타나는 핫 캐리어 효과에 의한 소자 특성의 열화는 향상시키기 어렵다.The second method to solve the conventional problem is to use a thermal oxide (thermal oxide) as a gate insulating film. By using this method, NBTI characteristics can be improved in PMOS devices, and the problem caused by boron penetration can be solved by using B 11 instead of BF, but due to the hot carrier effect in NMOS devices. Deterioration of device characteristics is difficult to improve.
상술한 바와 같은 세가지 문제점 이외에도, 이중으로 도핑된 (Dual dpoed) 폴리실리콘을 게이트 전극으로 사용하는 소자는 엔모스 소자와 피모스 소자에 사용되는 게이트 절연막을 따로 따로 형성하지 않고 같은 게이트 절연막을 사용하기 때문에, 게이트 절연막의 물리적인 두께는 같을지라도 폴리실리콘 공핍(polysilicon depletion)이 달라 서로 다른 전기적인 특성을 갖는 단점이 있었다.In addition to the three problems described above, a device using a double doped polysilicon as a gate electrode may use the same gate insulating film without separately forming a gate insulating film used for the NMOS device and the PMOS device. Therefore, even though the physical thickness of the gate insulating film is the same, polysilicon depletion is different, there is a disadvantage in having different electrical characteristics.
게이트 절연막의 두께는 소자의 동작특성을 결정짓는 중요한 요소중의 하나인데 소자동작의 관점에서 보면 게이트 절연막의 물리적인 두께 보다는 전기적인 두께가 더 중요하다. 즉, 게이트 절연막의 캐패시턴스를 측정장비를 이용하여 측정한 후, 이를 바탕으로 게이트 절연막의 전기적인 두께를 계산해 보면 물리적으로는 같은 두께를 갖는 피모스 소자와 엔모스 소자의 게이트 절연막이라도 전기적으로는 서로 다른 게이트 절연막 두께를 갖는다.The thickness of the gate insulating film is one of the important factors that determine the operation characteristics of the device. From the viewpoint of device operation, the electrical thickness is more important than the physical thickness of the gate insulating film. In other words, after measuring the capacitance of the gate insulating film using a measuring device, and calculate the electrical thickness of the gate insulating film based on this, even if the gate insulating film of the PMOS device and the NMOS device having the same physical thickness is electrically Have a different gate insulating film thickness.
게이트 절연막의 캐패시턴스는 캐패시턴스 측정장비를 이용하면 측정할 수 있으며, 절연막으로 사용되는 물질의 유전율과 절연막의 두께 및 게이트전극으로 사용되는 폴리실리콘의 면적을 알게 되면 수학식1 을 통하여 구할 수 있다.Capacitance of the gate insulating film can be measured by using a capacitance measuring device. When the dielectric constant of the material used as the insulating film, the thickness of the insulating film, and the area of the polysilicon used as the gate electrode can be obtained through Equation (1).
A : 폴리실리콘의 면적A: area of polysilicon
E : 진공중의 유전율 ×절연막의 유전율E: dielectric constant in vacuum x dielectric constant of insulating film
Tox : 절연막의 두께Tox: Insulation Thickness
측정된 게이트 캐패시턴스(Capacitance)를 수학식1 에 대입하면 게이트 절연막의 두께(Tox)를 얻을 수 있는데 이 두께값은 두께측정장비를 이용하여 측정한 물리적인 두께값과는 다른 값을 갖는다. 이러한 차이는 측정장비의 부정확성 및 해상도의 부정확 등에 기인할 수도 있겠지만 근본적으로는 게이트 전극으로 금속이 아닌 폴리실리콘을 사용하였기 때문이다.Substituting the measured gate capacitance into Equation 1 yields a thickness Tox of the gate insulating film, which has a different value from the physical thickness measured using the thickness measuring equipment. This difference may be due to the inaccuracy of the measuring equipment and the inaccuracy of the resolution, but it is fundamentally because polysilicon is used as the gate electrode rather than the metal.
금속을 게이트 전극으로 사용하는 경우에는 전자나 홀(hole)이 절연막의 바로 위에까지 차있지만 폴리실리콘의 경우에는 절연막 위로 수 옴스트롱(Å) 정도의 두께에는 전자나 홀등이 존재하지 않는 영역이 있기 때문이다.In the case of using a metal as a gate electrode, electrons or holes are filled directly above the insulating film, but in the case of polysilicon, there are regions where electrons or holes are not present in the thickness of several ohms strong above the insulating film. Because.
이를 폴리실리콘 공핍(Polysilicon depletion)이라고 하며, 엔모스 소자와 피모스 소자에서는 폴리실리콘 공핍이 서로 다르기 때문에(첨가되는 불순물의 타입과 불순물 농도가 서로 다르므로) 물리적으로는 같은 게이트 절연막 두께를 갖는다 하여도 전기적으로는 서로 다른 두께를 갖게된다.This is called polysilicon depletion, and since the polysilicon depletion is different in the NMOS device and the PMOS device (since the type of impurity added and the impurity concentration are different), they have the same gate insulating film thickness. Electrically, they will have different thicknesses.
피모스 소자의 게이트 전극으로는 p형 불순물로 도핑된 폴리실리콘을 사용하고 엔모스 소자의 게이트 전극으로는 n형 불순물로 도핑된 폴리실리콘을 사용하기 때문에 불순물의 종류와 농도가 달라서 폴리실리콘 공핍 현상이 서로 다르게 나타나고 이에 따라서 전기적인 두께의 차이가 나는 것이다.Polysilicon doped with p-type impurities is used as the gate electrode of the PMOS device, and polysilicon doped with n-type impurities is used as the gate electrode of the NMOS device. Are different and accordingly the electrical thickness is different.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 핫 캐리어 효과와 NBTI 현상에 의한 소자특성의 저하를 방지하며 전기적인 두께차이를 없앤 반도체 소자의 제조방법을 제공함을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a method of manufacturing a semiconductor device which prevents a decrease in device characteristics due to a hot carrier effect and an NBTI phenomenon and eliminates electrical thickness differences.
도1은 네가티브 바이어스가 피모스 트랜지스터에 인가된 모습을 보인 도면.1 shows a negative bias applied to a PMOS transistor.
도2는 NBTI 현상 때문에 소자의 임계전압이 변화하는 모습을 보인 도면.2 is a view showing that the threshold voltage of the device is changed due to the NBTI phenomenon.
도3a 내지 도3d는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 도시한 도면.3A to 3D illustrate a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
30 : 기판 31 : 필드 산화막30 substrate 31 field oxide film
32 : 질화산화막 33 : 감광막32: nitride oxide film 33: photosensitive film
34 : 열산화막34: thermal oxide film
상기한 목적을 달성하기 위한 본 발명은 기판 전면에 질화산화막을 형성하는 단계; 피모스 소자가 형성될 기판영역의 상기 질화산화막을 제거하여 앤모스 소자가 형성될 기판영역에만 상기 질화산화막을 남기는 단계; 상기 피모스 소자가 형성될 기판영역과 상기 앤모스 소자가 형성될 기판영역상에 형성된 질화산화막상에 열산화막을 형성하는 단계; 상기 앤모스 소자가 형성될 기판영역상의 열산화막상에 N형 폴리실리콘으로 게이트 전극을 형성하는 단계; 및 상기 피모스 소자가 형성될 기판영역상의 열산화막상에 B11으로 도핑된 P형 폴리실리콘으로 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.The present invention for achieving the above object is a step of forming a nitride oxide film on the entire surface of the substrate; Removing the nitride oxide film of the substrate region where the PMOS device is to be formed, leaving the nitride oxide film only on the substrate area where the NMOS device is to be formed; Forming a thermal oxide film on the nitride region formed on the substrate region where the PMOS device is to be formed and the substrate region where the NMOS device is to be formed; Forming a gate electrode of N-type polysilicon on a thermal oxide film on a substrate region where the NMOS device is to be formed; And forming a gate electrode of P-type polysilicon doped with B 11 on the thermal oxide film on the substrate region where the PMOS device is to be formed.
본 발명에서는 엔모스 트랜지스터의 게이트 절연막으로는 질화산화막을 사용하고 피모스 트랜지스터의 게이트 절연막으로는 열산화막을 사용함으로써 종래의 문제점을 해결한다.In the present invention, the conventional problem is solved by using a nitride oxide film as the gate insulating film of the NMOS transistor and a thermal oxide film as the gate insulating film of the PMOS transistor.
즉, 엔모스 트랜지스터에서 주로 나타나는 핫 캐리어 효과를 방지하기 위하여, 엔모스 트랜지스터의 게이트 절연막으로는 질화산화막(nitride oxide)을 사용하고 피모스 트랜지스터에서 나타나는 NBTI문제를 해결하기 위해서 피모스 트랜지스터의 게이트 절연막으로는 열산화막을 사용한다. 또한 붕소 침투문제를 해결하기위해서 후속 피모스 트랜지스터의 게이트 전극을 도핑시킬 때 BF 대신에 B11을 사용한다.In other words, in order to prevent the hot carrier effect mainly shown in the NMOS transistor, a nitride oxide is used as the gate insulating film of the NMOS transistor, and a gate insulating film of the PMOS transistor is used to solve the NBTI problem in the PMOS transistor. As the thermal oxide film is used. To solve the boron infiltration problem, B 11 is used instead of BF to dope the gate electrode of the subsequent PMOS transistor.
그리고 엔모스 소자의 게이트 절연막의 두께와 피모스 소자의 게이트 절연막의 두께가 물리적으로는 같지만 전기적으로는 달라서 발생하는 종래의 문제는 다음과 같은 방법을 사용하여 해결한다.The conventional problem caused by the thickness of the gate insulating film of the NMOS device and the gate insulating film of the PMOS device is physically the same but is electrically different is solved using the following method.
본 발명에서는 엔모스 트랜지스터의 게이트 절연막으로 사용될 질화산화막을 NO가스를 이용한 어닐링 방법을 사용하여 형성하였는데, 이렇게 형성된 질화산화막은 산소의 확산을 방지하는 성질이 있으므로, 상기 질화산화막상에 후속으로 열산화막을 형성하더라도 산소의 확산이 거의 일어나지 않는다.In the present invention, the nitride oxide film to be used as the gate insulating film of the NMOS transistor is formed by using an annealing method using NO gas. Since the nitride oxide film is formed to prevent diffusion of oxygen, the thermal oxide film is subsequently formed on the nitride oxide film. Even though it forms, the diffusion of oxygen hardly occurs.
따라서, 질화산화막으로 구성된 엔모스 소자의 게이트 절연막상에 후속으로 열산화막을 형성하더라도 그 두께의 증가는 거의 없다.Therefore, even if the thermal oxide film is subsequently formed on the gate insulating film of the NMOS element composed of the nitride oxide film, the thickness thereof is hardly increased.
이러한 성질을 이용하여 엔모스 트랜지스터의 게이트 절연막을 형성한 후에, 피모스 트랜지스터의 게이트 절연막으로 사용될 열산화막을 형성하게 되면 엔모스 트랜지스터와 피모스 트랜지스터 각각의 게이트 절연막의 두께 조절이 가능하므로 폴리실리콘 공핍 현상에 의한 전기적인 두께차이 때문에 발생하는 문제를 해결할 수 있다.After forming the gate insulating film of the NMOS transistor using this property, if the thermal oxide film to be used as the gate insulating film of the PMOS transistor is formed, the thickness of the gate insulating film of each of the NMOS transistor and the PMOS transistor can be adjusted, so that polysilicon depletion is performed. The problem caused by the electrical thickness difference due to the phenomenon can be solved.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention.
도3a 내지 도3d은 본 발명의 일실시예에 따른 반도체 소자의 게이트 절연막 형성공정을 도시한 도면으로 형성하고자 하는 게이트 절연막의 두께가 50Å 이고 엔모스 소자에 사용되는 게이트 절연막의 전기적인 두께보다 피모스 소자에 사용되는 게이트 절연막의 전기적인 두께가 2Å 정도 적은 경우를 예로 들어 설명한다.3A to 3D illustrate a process of forming a gate insulating film of a semiconductor device according to an embodiment of the present invention. The thickness of the gate insulating film to be formed is 50 μs and is less than the electrical thickness of the gate insulating film used for the NMOS device. The case where the electrical thickness of the gate insulating film used for a MOS element is about 2 micrometers is demonstrated as an example.
엔모스 소자의 게이트 전극으로 사용될 n형 폴리실리콘 또는 피모스 소자의 게이트 전극으로 사용될 p형 폴리실리콘의 도핑농도나 도핑물질 등은 이미 알고 있는 것이므로 이를 이용하면 두 소자간의 전기적인 두께차이를 예측할 수 있다.The doping concentration and doping material of n-type polysilicon to be used as the gate electrode of NMOS device or p-type polysilicon to be used as the gate electrode of PMOS device are already known. have.
먼저, 도3a에 도시된 바와 같이 실리콘 기판(30)상에 필드 산화막(31)을 형성하고 활성영역상에 두께가 47Å 정도인 질화산화막(32)을 형성한다. 엔모스 소자의 게이트 절연막으로 사용될 질화산화막(32)은 47Å의 두께를 갖게 형성하는데 그 이유는 후술한다.First, as shown in FIG. 3A, a field oxide film 31 is formed on the silicon substrate 30, and a nitride oxide film 32 having a thickness of about 47 μm is formed on the active region. The nitride oxide film 32 to be used as the gate insulating film of the NMOS element is formed to have a thickness of 47 kHz. The reason will be described later.
두께가 47Å 정도 되는 질화산화막(32)은 열산화막을 먼저 42Å 정도 형성시킨 다음, NO 분위기에서 어닐공정을 수행함으로써 형성되는데, 어닐공정의 온도조건과 공정시간에 따라 질화산화막내에 존재하는 질소의 농도가 달라진다.The nitride oxide film 32 having a thickness of about 47 kW is formed by first forming a thermal oxide film about 42 kW and then performing an annealing process in an NO atmosphere. The concentration of nitrogen present in the nitric oxide film according to the temperature conditions and the processing time of the annealing process Is different.
형성하고자 하는 게이트 절연막의 두께가 50Å인데 질화산화막(32)의 두께를 47Å으로 한 이유는, 도3d에 도시된 바와 같이 후속 열산화막을 질화산화막(32) 상부에 3Å의 두께로 형성하여 50Å 두께의 게이트 절연막을 얻기 위함이다.The thickness of the gate insulating film to be formed is 50 kW, but the reason for the thickness of the nitride oxide film 32 is 47 kW is as shown in FIG. 3D. This is to obtain a gate insulating film.
이와 같이 도3a에 도시된 질화산화막(32)상부에 후속으로 열산화막을 형성하더라도 질화산화막(32)내에 존재하는 질소의 농도에 따라 후속 열산화막 형성에 의한 두께의 증가가 결정되므로 질소의 농도에 따라 질화산화막(32)의 두께를 결정하여야 한다.As described above, even if a thermal oxide film is subsequently formed on the nitride oxide film 32 shown in FIG. 3A, the increase in thickness due to subsequent thermal oxide film formation is determined according to the concentration of nitrogen present in the nitride oxide film 32. Therefore, the thickness of the nitride oxide film 32 should be determined.
예를 들면, 850℃의 온도에서 30분 동안 NO가스에 의한 어닐공정을 수행하여 질화산화막(32)을 형성하였다면, 질화산화막(32)은 그 내부에 일정농도의 질소를 갖게 되는데 이러한 질소의 농도는 공정온도나 공정시간등의 공정조건에 의해 변하게 되며 질소의 농도에 따라 후속 후속 열산화막 형성에 따른 질화산화막(32)의 두께증가를 결정하는 요소가 된다.For example, if the nitride oxide film 32 is formed by performing an annealing process using NO gas at a temperature of 850 ° C. for 30 minutes, the nitride oxide film 32 has a certain concentration of nitrogen therein. Is changed by process conditions such as process temperature or process time, and becomes a factor that determines the thickness increase of the nitride oxide film 32 according to subsequent thermal oxide film formation according to the concentration of nitrogen.
질화산화막(32)내에 존재하는 질소에 의해 O2의 확산이 저지되기 때문에 후속 열산화막을 질산화막(32) 상부에 형성시키더라도 전술한 공정조건에서는 그 두께의 증가는 3Å에 불과하다. 따라서, 형성하고자 하는 게이트 절연막의 두께가 50Å이고 후속 열산화막 형성에 의한 두께의 증가가 3Å이라면 엔모스 소자의 게이트 절연막으로 사용될 질화산화막(32)은 47Å의 두께가 되도록 형성하면 된다.Since the diffusion of O 2 is prevented by nitrogen present in the nitride oxide film 32, even if a subsequent thermal oxide film is formed on the nitride oxide film 32, the increase in thickness is only 3 kPa in the above-described process conditions. Therefore, if the thickness of the gate insulating film to be formed is 50 ms and the increase in thickness due to the subsequent thermal oxide film formation is 3 ms, the nitride oxide film 32 to be used as the gate insulating film of the NMOS element may be formed to have a thickness of 47 ms.
만일, 질화산화막(32)을 형성하는 공정온도나 공정시간 등의 공정조건이 변화하여 질소의 농도가 낮아진다면 O2의 확산을 저지하는 질소가 부족하게 되므로, 후속 열산화막 형성에 따른 질화산화막(32)의 두께증가는 3Å 이상이 될 것이며 이 경우에는 질화산화막의 두께를 47Å 이하로 형성함으로써 50Å의 두께를 갖는 게이트 절연막을 얻을 수 있다.If the concentration of nitrogen decreases due to a change in process conditions such as a process temperature or a process time for forming the nitride oxide film 32, the nitrogen for preventing the diffusion of O 2 may be insufficient. The thickness increase of 32) will be 3 kPa or more. In this case, the gate insulating film having a thickness of 50 kPa can be obtained by forming the nitride oxide film to 47 kPa or less.
일정두께를 갖는 게이트 절연막을 형성하고자 할 경우에도 이와 같은 원리를 이용하면 원하는 두께를 갖는 게이트 절연막을 얻을 수 있다.Even when a gate insulating film having a predetermined thickness is to be formed, using the same principle, a gate insulating film having a desired thickness can be obtained.
이와 같이 질화산화막을 형성하고 난 후에, 도3b 내지 도3c에 도시된 바와같이 감광막(33)을 이용하여 피모스 트랜지스터가 형성될 영역만을 오픈시킨 후, HF나 BOE를 이용하여 상기 질화산화막(32)을 제거한다. 질화산화막(32)을 제거하고 나서 남아있는 감광막(40)은 O3DI 워터 (Deionized water)나 130℃의 H2SO4를 이용하여 제거하거나 플라즈마 감광막 제거기 (Plasma PR Stripper)를 이용하여 제거한다.After forming the nitride oxide film in this manner, as shown in FIGS. 3B to 3C, only the region where the PMOS transistor is to be formed is opened using the photosensitive film 33, and then the nitride oxide film 32 is formed using HF or BOE. ). The remaining photosensitive film 40 after removing the nitride oxide film 32 is removed by using O 3 DI water (Deionized water) or H 2 SO 4 at 130 ° C. or by using a plasma PR stripper. .
다음으로, 도3d에 도시된 바와 같이 질화산화막이 제거된 활성영역상에 열산화막(34)을 형성한다. 열산화막(34)은 상기 질화산화막(35)상에도 형성되며 피모스 소자가 형성될 영역에도 형성된다. 도3d의 도면부호(35)는 도3c의 질화산화막(32) 상에 열산화막이 형성되어 있는 모습을 나타낸 것이다.Next, as shown in FIG. 3D, a thermal oxide film 34 is formed on the active region from which the nitride oxide film is removed. The thermal oxide film 34 is also formed on the nitride oxide film 35 and in the region where the PMOS device is to be formed. Reference numeral 35 in FIG. 3D shows a thermal oxide film formed on the nitride oxide film 32 in FIG. 3C.
이와 같이 열산화막(34)을 형성하기 전에, 표면 세정을 수행할 수도 있는데 표면 세정은 상온에서 NH4OH 용액을 이용하여 수행한다.As described above, the surface cleaning may be performed before the thermal oxide film 34 is formed. The surface cleaning may be performed using NH 4 OH solution at room temperature.
도3d에 도시된 열산화막(34)의 두께는 엔모스 트랜지스터와 피모스 트랜지스터의 전기적인 두께차이를 감안하여 이를 보정할 수 있도록 두께를 설정한다.The thickness of the thermal oxide film 34 shown in FIG. 3D is set in such a manner that the thickness of the thermal oxide film 34 can be corrected in consideration of the electrical thickness difference between the NMOS transistor and the PMOS transistor.
즉, 엔모스 소자의 게이트 전극으로 사용될 n형 폴리실리콘과 피모스 소자의 게이트 전극으로 사용될 p형 폴리실리콘의 도핑농도나 도핑물질 등은 이미 알고 있는 것이므로 이를 이용하면 두 소자간의 전기적인 두께차이를 예측할 수 있다.That is, the doping concentration and the doping material of n-type polysilicon to be used as the gate electrode of the NMOS device and p-type polysilicon to be used as the gate electrode of the PMOS device are already known. It can be predicted.
따라서, 피모스 소자의 게이트 절연막으로 사용될 열산화막(34)을 형성할 경우에 엔모스 소자와 피모스 소자간의 전기적인 두께차이를 보정할 수 있도록 열산화막(34)의 두께를 결정한다.Therefore, when the thermal oxide film 34 to be used as the gate insulating film of the PMOS device is formed, the thickness of the thermal oxide film 34 is determined so that the electrical thickness difference between the NMOS device and the PMOS device can be corrected.
예를 들어, 전술한 바와 같이 형성하고자 하는 게이트 절연막의 두께가 50Å 이고 엔모스 소자에 사용되는 게이트 절연막의 전기적인 두께보다 피모스 소자에 사용되는 게이트 절연막의 전기적인 두께가 2Å 정도 적은 경우에는 피모스 트랜지스터의 게이트 절연막으로 사용될 열산화막(34)의 두께를 48Å로 설정하면 상기와 같은 전기적인 두께차이에 의한 소자특성의 열화를 방지할 수 있다.For example, if the thickness of the gate insulating film to be formed as described above is 50 μs and the electrical thickness of the gate insulating film used for the PMOS element is about 2 μs less than the electrical thickness of the gate insulating film used for the NMOS element, When the thickness of the thermal oxide film 34 to be used as the gate insulating film of the MOS transistor is set to 48 kV, deterioration of device characteristics due to the above electrical thickness difference can be prevented.
이때, 엔모스 트랜지스터가 형성될 영역에는 이미 형성되어 있는 질화산화막 (35)내에 존재하는 질소가 O2의 확산을 방지하므로 엔모스 트랜지스터의 형성영역에서 실제로 형성되는 열산화막은 3Å정도의 두께밖에 되지 않는다.At this time, since nitrogen existing in the nitride oxide film 35 formed therein prevents the diffusion of O 2 in the region where the NMOS transistor is to be formed, the thermal oxide film actually formed in the NMOS transistor formation region is only about 3 kW thick. Do not.
따라서, 엔모스 소자의 게이트 절연막으로 사용될 질화산화막(35)은 50Å (47Å + 3Å)의 두께를 갖게 될 것이고 피모스 소자의 게이트 절연막으로 사용될 열산화막(34)은 두 소자간의 전기적인 두께차이인 2Å를 보상해주는 48Å의 두께를 갖게 될 것이다.Accordingly, the nitride oxide film 35 to be used as the gate insulating film of the NMOS device will have a thickness of 50 kW (47 kV + 3 kW), and the thermal oxide film 34 to be used as the gate insulating film of the PMOS device is an electrical thickness difference between the two devices. It will have a thickness of 48 ms to compensate for 2 ms.
이와 같이 엔모스 트랜지스터의 게이트 절연막과 피모스 트랜지스터의 게이트 절연막을 각각 질화산화막, 열산화막을 이용하여 형성하고 그 상부에 게이트 유전체와 게이트 전극을 차례로 형성하여 게이트 구조를 완성한다.As described above, the gate insulating film of the NMOS transistor and the gate insulating film of the PMOS transistor are formed using a nitride oxide film and a thermal oxide film, respectively, and a gate dielectric and a gate electrode are sequentially formed thereon to complete the gate structure.
또한, 붕소침투로 인한 소자특성 저하의 문제는 피모스 트랜지스터의 게이트 전극으로 도핑된 폴리실리콘을 사용할 경우에, BF 대신에 B11을 사용함으로써 붕소침투 문제를 해결할 수 있다.In addition, the problem of deterioration of device characteristics due to boron penetration can be solved by using B 11 instead of BF when polysilicon doped as a gate electrode of a PMOS transistor is used.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.As described above, the present invention is not limited to the above-described embodiments and the accompanying drawings, and the present invention may be variously substituted, modified, and changed without departing from the spirit of the present invention. It will be apparent to those of ordinary skill in the art.
본 발명을 반도체 소자의 게이트 절연막 형성공정에 적용하게 되면 엔모스 트랜지스터의 게이트 절연막으로는 질화산화막을 사용함으로써 핫 캐리어 효과에 의한 소자 특성의 열화를 방지할 수 있으며 피모스 트랜지스터의 게이트 절연막으로는 열산화막을 사용함으로써 NBTI 특성을 향상시켜 소자특성을 향상시킬 수 있는 효과가 있다. 또한 엔모스 트랜지스터와 피모스 트랜지스터의 게이트 절연막을 각각 형성함으로써 각각의 물리적 두께를 조절할 수 있어 전기적인 두께차이로 인한 소자의 특성열화를 방지하는 효과가 있다.When the present invention is applied to the process of forming a gate insulating film of a semiconductor device, it is possible to prevent deterioration of device characteristics due to a hot carrier effect by using a nitride oxide film as a gate insulating film of an NMOS transistor. By using the oxide film, there is an effect that the device characteristics can be improved by improving the NBTI characteristics. In addition, by forming the gate insulating film of the NMOS transistor and the PMOS transistor, respectively, the physical thickness can be adjusted to prevent the deterioration of the characteristics of the device due to the electrical thickness difference.
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