KR100712523B1 - Semiconductor device having different gate dielectric layers and method for manufacturing the same - Google Patents

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Abstract

고유전막을 게이트 절연막으로 사용하는 반도체 소자에서 NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각 이종의 게이트 절연막을 채용하는 반도체 소자 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 반도체 소자의 제조 방법에서는 제1 도전형 채널을 가지는 제1 MOS 영역과 제1 도전형과 반대인 제2 도전형 채널을 가지는 제2 MOS 영역을 가지는 반도체 기판을 준비한다. 상기 제1 MOS 영역 및 제2 MOS 영역에 제1 고유전막을 형성한다. 상기 제1 고유전막을 어닐링한다. 상기 어닐링된 제1 고유전막 위에 상기 제1 고유전막과는 다른 조성을 가지는 제2 고유전막을 형성한다. 상기 제2 고유전막을 어닐링한다. 상기 제1 MOS 영역 및 제2 MOS 영역 중 선택된 하나의 영역에서 상기 어닐링된 제1 고유전막이 노출되도록 상기 선택된 하나의 영역에서만 상기 제2 고유전막을 선택적으로 제거한다. 상기 제1 고유전막 및 제2 고유전막 위에 게이트 형성용 도전층을 형성한다. Disclosed are a semiconductor device employing a heterogeneous gate insulating film in an NMOS transistor and a PMOS transistor in a semiconductor device using a high dielectric film as a gate insulating film, and a manufacturing method thereof. In the method of manufacturing a semiconductor device according to the present invention, a semiconductor substrate having a first MOS region having a first conductivity type channel and a second MOS region having a second conductivity type channel opposite to the first conductivity type is prepared. A first high dielectric film is formed in the first MOS region and the second MOS region. The first high dielectric film is annealed. A second high dielectric film having a composition different from that of the first high dielectric film is formed on the annealed first high dielectric film. The second high dielectric film is annealed. The second high dielectric film is selectively removed only in the selected one region so that the annealed first high dielectric film is exposed in the selected one of the first MOS region and the second MOS region. A gate forming conductive layer is formed on the first high dielectric film and the second high dielectric film.

게이트절연막, 고유전막, NMOS, PMOS, ZVt, Gate insulating film, high dielectric film, NMOS, PMOS, ZVt,

Description

이종의 게이트 절연막을 가지는 반도체 소자 및 그 제조 방법{Semiconductor device having different gate dielectric layers and method for manufacturing the same} Semiconductor device having different gate dielectric layers and method for manufacturing the same

도 1a 내지 도 1k는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 1A through 1K are cross-sectional views illustrating a manufacturing method of a semiconductor device in accordance with a preferred embodiment of the present invention in order of processing.

도 2는 다양한 조성의 고유전막을 게이트 절연막으로 사용하여 제조된 NMOS 트랜지스터 및 PMOS 트랜지스터에서의 한계 전압 분포를 나타낸 그래프이다. FIG. 2 is a graph illustrating limit voltage distribution in NMOS transistors and PMOS transistors fabricated using high-k dielectric films having various compositions as gate insulating films.

도 3은 Al2O3 고유전막을 게이트 절연막으로 사용하여 NMOS 트랜지스터를 제조하였을 때 얻어진 C-V 커브를 실리콘 산화질화막의 경우와 비교하여 나타낸 그래프이다. FIG. 3 is a graph showing a CV curve obtained when an NMOS transistor is manufactured using an Al 2 O 3 high dielectric film as a gate insulating film, compared with the case of a silicon oxynitride film.

도 4는 Al2O3 고유전막을 게이트 절연막으로 사용하여 PMOS 트랜지스터를 제조하였을 때 얻어진 C-V 커브를 실리콘 산화질화막의 경우와 비교하여 나타낸 그래프이다. 4 is a graph showing a CV curve obtained when a PMOS transistor is manufactured using an Al 2 O 3 high dielectric film as a gate insulating film, compared with the case of a silicon oxynitride film.

도 5는 Al2O3 고유전막을 게이트 절연막으로 사용하여 PMOS 트랜지스터를 제조하였을 때 게이트 형성용 도전층에서의 불순물 타입이 Vt 특성에 미치는 영향을 평가하기 위한 C-V 커브로서, 실리콘 산화질화막의 경우와 비교하여 나타낸 그래프 이다. FIG. 5 is a CV curve for evaluating the effect of the impurity type in the gate forming conductive layer on the Vt characteristics when an Al 2 O 3 high dielectric film is used as the gate insulating film. It is a graph shown in comparison.

도 6a, 도 6b 및 도 6c는 각각 본 발명에 따른 방법에 의해 제조되는 반도체 소자의 게이트 절연막을 구성하는 Al2O3막의 식각액 및 스트리퍼에 대한 식각율을 평가한 결과를 나타내는 그래프들이다. 6A, 6B and 6C are graphs showing the results of evaluating the etching rates of the etching liquid and the stripper of the Al 2 O 3 film constituting the gate insulating film of the semiconductor device manufactured by the method according to the present invention, respectively.

도 7a, 도 7b, 도 7c 및 도 7d는 각각 본 발명에 따른 방법에 의해 제조되는 반도체 소자의 게이트 절연막을 구성하는 Al2O3막의 식각액 및 스트리퍼에 대한 식각율을 평가한 결과를 나타내는 그래프들이다. 7A, 7B, 7C and 7D are graphs showing the results of evaluating the etching rates of the etching liquid and the stripper of the Al 2 O 3 film constituting the gate insulating film of the semiconductor device manufactured by the method according to the present invention, respectively. .

도 8a 및 도 8b는 각각 본 발명에 따른 방법에 의해 제조되는 반도체 소자의 NMOS 및 PMOS에서 HfSiO 박막 위에 형성되는 Al2O3막 형성을 위한 ALD 사이클 수에 따른 C-V 특성을 나타낸 그래프이다. 8A and 8B are graphs showing CV characteristics according to the number of ALD cycles for forming an Al 2 O 3 film formed on an HfSiO thin film in NMOS and PMOS, respectively, of a semiconductor device manufactured by the method according to the present invention.

도 9a 및 도 9b는 본 발명에 따른 방법에 의해 제조되는 반도체 소자에서 게이트 전극인 폴리실리콘층과 게이트 절연막과의 사이에 금속 질화막이 삽입된 경우와, 상기 금속 질화막이 삽입되지 않은 경우, NMOS 및 PMOS에서의 MOS 커패시턴스를 측정한 결과를 나타내는 C-V 커브이다. 9A and 9B illustrate a case where a metal nitride film is inserted between a polysilicon layer, which is a gate electrode, and a gate insulating film in a semiconductor device manufactured by the method according to the present invention, and when the metal nitride film is not inserted, NMOS and It is a CV curve which shows the result of having measured the MOS capacitance in PMOS.

<도면의 주요 부분에 대한 부호의 설명> <Explanation of symbols for the main parts of the drawings>

100: 반도체 기판, 102A: 제1 게이트 절연막, 102B: 제2 게이트 절연막, 104: n형 채널 영역, 106: p형 채널 영역, 110: 인터페이스층, 120: HfO2막, 122: 가스 분위기, 130: Al2O3막, 132: 어닐링 분위기, 134: 포토레지스트 패턴, 136: 가 스 분위기, 140: 게이트 도전층, 142: 금속 질화막, 144: 폴리실리콘층, 144a: 도전성 폴리실리콘층, 146: n형 불순물, 148: p형 불순물, 152: 게이트 패턴, 154: 게이트 패턴. Reference Signs List 100: semiconductor substrate, 102A: first gate insulating film, 102B: second gate insulating film, 104: n-type channel region, 106: p-type channel region, 110: interface layer, 120: HfO 2 film, 122: gas atmosphere, 130 : Al 2 O 3 film, 132: annealing atmosphere, 134: photoresist pattern, 136: gas atmosphere, 140: gate conductive layer, 142: metal nitride film, 144: polysilicon layer, 144a: conductive polysilicon layer, 146: n-type impurity, 148: p-type impurity, 152: gate pattern, 154: gate pattern.

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 CMOS (Complementary Metal-Oxide-Semiconductor) 트랜지스터에서 채널 타입에 따라 이종(異種)의 게이트 절연막을 가지는 반도체 소자 및 그 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device having a heterogeneous gate insulating film according to a channel type in a CMOS (Complementary Metal-Oxide-Semiconductor) transistor and a method for manufacturing the same.

반도체 소자가 고집적화되고 MOSFET (MOS Field Effect Transistor) 피쳐 사이즈 (feature sizes)가 감소됨에 따라, 게이트 길이와 그 아래에 형성되는 채널의 길이도 작아지게 된다. 그에 따라, 게이트와 채널과의 사이에서의 커패시턴스를 증가시키고 트랜지스터의 동작 특성을 향상시키기 위하여 게이트 절연막의 두께도 얇게 형성할 필요가 있다. 그러나, 지금까지 대표적으로 사용되어 온 실리콘 산화막 또는 실리콘 산화질화막으로 구성되는 게이트 절연막은 그 두께가 축소됨에 따라 전기적인 성질에 있어서 물리적 한계에 부딪히게 되며, 게이트 절연막의 신뢰성을 확보하기 어렵다. 즉, 실리콘 산화막의 두께를 너무 낮추면 다이렉트 터널링(direct tunneling) 전류가 증가되어 게이트와 채널 영역간의 누설 전류가 증가하게 되고 전력 소모도 증가하게 된다. 따라서, 실리콘 산화막 또는 실리콘 산화질화막으로 게이트 절연막을 구성하는 경우에는 이들의 두께를 낮추는 데 한계가 있다. As semiconductor devices become more integrated and MOSFET (MOS Field Effect Transistor) feature sizes are reduced, the gate length and the length of the channel formed below it become smaller. Accordingly, in order to increase the capacitance between the gate and the channel and to improve the operating characteristics of the transistor, it is necessary to form a thin thickness of the gate insulating film. However, a gate insulating film composed of a silicon oxide film or a silicon oxynitride film, which has been typically used so far, encounters physical limitations in electrical properties as its thickness is reduced, and it is difficult to secure reliability of the gate insulating film. In other words, if the thickness of the silicon oxide film is too low, the direct tunneling current is increased to increase the leakage current between the gate and the channel region and the power consumption. Therefore, when the gate insulating film is composed of a silicon oxide film or a silicon oxynitride film, there is a limit in reducing the thickness thereof.

상기와 같은 문제를 극복하기 위하여, 기존의 실리콘 산화막 또는 실리콘 산화질화막을 대체할 수 있는 것으로서 얇은 등가산화막 두께를 유지하면서 게이트 전극과 채널 영역간의 누설 전류를 감소시킬 수 있는 고유전상수(high-k)를 가지는 물질로 이루어지는 고유전막에 관한 연구가 활발히 이루어지고 있다. In order to overcome the above problems, it is possible to replace the existing silicon oxide film or silicon oxynitride film as a high dielectric constant (high-k) that can reduce the leakage current between the gate electrode and the channel region while maintaining a thin equivalent oxide film thickness There is an active research on high dielectric films made of a material having

그러나, MOSFET 반도체 소자의 게이트 절연막으로서 고유전막을 사용하는 경우 다수의 벌크 트랩(bulk trap)과 반도체 기판과 게이트 절연막과의 인터페이스(interface)에서의 인터페이스 트랩으로 인하여 게이트 유전막 아래의 반도체 기판에 형성되는 채널 영역에서 전자 이동도가 감소하고, 기존의 실리콘 산화막 또는 실리콘 산화질화막으로 구성되는 게이트 절연막에 비하여 한계 전압(threshold voltage, Vt) 값이 비정상적으로 높아지는 문제가 있다. 고유전막으로 이루어지는 게이트 절연막을 채용하는 데 있어서 채널 이온 주입 등과 같은 채널 엔지니어링을 통하여 원하는 수준의 Vt 값을 얻기 위한 다양한 시도가 이루어져 왔으나 이들 방법에서는 DIBL (Drain Induced Barrier Lowering) 및 BVDS (Breakdown Voltage between Drain and Source)가 커지는 등 또 다른 문제점을 수반하게 된다. 또한, n-채널 MOSFET와 p-채널 MOSFET가 결합되어 있는 CMOS 트랜지스터에서는, n-채널 MOS(NMOS) 트랜지스터 및 p-채널 MOS(PMOS) 트랜지스터 각각에서 게이트 절연막을 구성하는 고유전 물질에 따라 서로 다른 Vt 값이 측정된다. 따라서, 채널 엔지니어링에만 의존하여 Vt 값을 조절하는 데 한계가 있다. However, when the high dielectric film is used as the gate insulating film of the MOSFET semiconductor device, a plurality of bulk traps and an interface trap at the interface between the semiconductor substrate and the gate insulating film are formed on the semiconductor substrate under the gate dielectric film. Electron mobility is reduced in the channel region, and a threshold voltage (Vt) value is abnormally increased as compared with a gate insulating film composed of a conventional silicon oxide film or silicon oxynitride film. Various attempts have been made to obtain a desired level of Vt through channel engineering, such as channel ion implantation, in employing a gate insulating film made of a high dielectric film. and Source) is accompanied by another problem. In addition, in a CMOS transistor in which an n-channel MOSFET and a p-channel MOSFET are combined, each of the n-channel MOS (NMOS) transistors and the p-channel MOS (PMOS) transistors differs depending on the high dielectric material constituting the gate insulating film. The Vt value is measured. Therefore, there is a limit in adjusting the Vt value depending only on channel engineering.

본 발명의 목적은 상기한 종래 기술에서의 문제점을 해결하고자 하는 것으 로, 고유전막을 게이트 절연막으로 사용함으로써 게이트 절연막의 신뢰성을 확보하면서 NMOS 트랜지스터 및 PMOS 트랜지스터 각각에서 정상적인 Vt를 확보함으로써 최적의 동작 특성을 제공할 수 있는 반도체 소자를 제공하는 것이다. An object of the present invention is to solve the problems of the prior art, by using a high-k dielectric film as a gate insulating film to ensure the reliability of the gate insulating film while ensuring the normal operating characteristics of the NMOS transistor and the PMOS transistor, respectively It is to provide a semiconductor device that can provide.

본 발명의 다른 목적은 고유전막을 게이트 절연막으로 사용하는 데 있어서 NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각 신뢰성 및 최적의 동작 특성을 제공할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다. Another object of the present invention is to provide a method of manufacturing a semiconductor device capable of providing reliability and optimal operating characteristics in an NMOS transistor and a PMOS transistor, respectively, in using a high dielectric film as a gate insulating film.

상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자는 반도체 기판에 형성된 제1 도전형 채널 영역을 가지는 제1 트랜지스터와, 상기 반도체 기판에 형성된 상기 제1 도전형과 반대인 제2 도전형 채널 영역을 가지는 제2 트랜지스터와, 상기 제1 트랜지스터를 구성하기 위하여 상기 제1 도전형 채널 영역 위에 형성되어 있는 HfO2막을 가지는 제1 게이트 절연막과, 상기 제2 트랜지스터를 구성하기 위하여 상기 제2 도전형 채널 영역 위에 형성되어 있고 HfO2막과 Al2O3막과의 복합막을 가지는 제2 게이트 절연막과, 상기 제1 게이트 절연막 위에 형성되고 상기 제1 도전형 불순물로 도핑된 제1 폴리실리콘층을 포함하는 제1 게이트와, 상기 제2 게이트 절연막 위에 형성되고 상기 제2 도전형 불순물로 도핑된 제2 폴리실리콘층을 포함하는 제2 게이트를 포함한다. In order to achieve the above object, the semiconductor device according to the present invention includes a first transistor having a first conductive channel region formed in a semiconductor substrate, and a second conductive channel region opposite to the first conductive type formed in the semiconductor substrate. A first gate insulating film having a second transistor having a semiconductor layer, an HfO 2 film formed over the first conductive channel region for forming the first transistor, and a second conductive channel for forming the second transistor. A second gate insulating film formed over the region and having a composite film of an HfO 2 film and an Al 2 O 3 film, and a first polysilicon layer formed over the first gate insulating film and doped with the first conductivity type impurity. A second gate including a first gate and a second polysilicon layer formed on the second gate insulating layer and doped with the second conductivity type impurity; It should.

상기 제1 도전형은 n형이고, 제2 도전형은 p형인 경우, 상기 제1 게이트 절연막은 상기 제1 도전형 채널 영역의 바로 위에 형성된 저유전 물질로 이루어지는 제1 인터페이스층과, 상기 제1 인터페이스층 위에 형성된 HfO2막을 포함한다. 그리고, 상기 제2 게이트 절연막은 상기 제2 도전형 채널 영역의 바로 위에 형성된 저유전 물질로 이루어지는 제2 인터페이스층과, 상기 제2 인터페이스층 위에 형성된 상기 HfO2막과 Al2O3막과의 복합막을 포함한다. When the first conductivity type is n-type and the second conductivity type is p-type, the first gate insulating layer may include a first interface layer made of a low dielectric material formed directly over the first conductivity type channel region, and the first interface layer. HfO 2 film formed over the interface layer. The second gate insulating layer may include a second interface layer made of a low dielectric material formed directly on the second conductive channel region, and a complex of the HfO 2 film and the Al 2 O 3 film formed on the second interface layer. Contains the membrane.

또한, 본 발명에 따른 반도체 소자는 상기 제1 게이트를 구성하기 위하여 상기 제1 게이트 절연막과 상기 제1 폴리실리콘층과의 사이에 형성되어 있는 제1 금속 질화막과, 상기 제2 게이트를 구성하기 위하여 상기 제2 게이트 절연막과 상기 제2 폴리실리콘층과의 사이에 형성되어 있는 제2 금속 질화막 중에서 선택되는 적어도 하나의 금속 질화막을 더 포함한다. In addition, the semiconductor device according to the present invention includes a first metal nitride film formed between the first gate insulating film and the first polysilicon layer to form the first gate, and the second gate to form the second gate. The semiconductor device may further include at least one metal nitride film selected from a second metal nitride film formed between the second gate insulating film and the second polysilicon layer.

상기 다른 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 제조 방법에서는 제1 도전형 채널을 가지는 제1 MOS 영역과 제1 도전형과 반대인 제2 도전형 채널을 가지는 제2 MOS 영역을 가지는 반도체 기판을 준비한다. 상기 제1 MOS 영역 및 제2 MOS 영역에 제1 고유전막을 형성한다. 상기 제1 고유전막을 어닐링한다. 상기 어닐링된 제1 고유전막 위에 상기 제1 고유전막과는 다른 조성을 가지는 제2 고유전막을 형성한다. 상기 제2 고유전막을 어닐링한다. 상기 제1 MOS 영역 및 제2 MOS 영역 중 선택된 하나의 영역에서 상기 어닐링된 제1 고유전막이 노출되도록 상기 선택된 하나의 영역에서만 상기 제2 고유전막을 선택적으로 제거한다. 상기 제1 고유전막 및 제2 고유전막 위에 게이트 형성용 도전층을 형성한다. In order to achieve the above object, in the method of manufacturing a semiconductor device according to the present invention, the semiconductor device has a first MOS region having a first conductivity type channel and a second MOS region having a second conductivity type channel opposite to the first conductivity type. Prepare a semiconductor substrate. A first high dielectric film is formed in the first MOS region and the second MOS region. The first high dielectric film is annealed. A second high dielectric film having a composition different from that of the first high dielectric film is formed on the annealed first high dielectric film. The second high dielectric film is annealed. The second high dielectric film is selectively removed only in the selected one region so that the annealed first high dielectric film is exposed in the selected one of the first MOS region and the second MOS region. A gate forming conductive layer is formed on the first high dielectric film and the second high dielectric film.

본 발명에 따른 반도체 소자의 제조 방법은 상기 제1 고유전막을 형성하기 전에, 상기 반도체 기판상의 제1 MOS 영역 및 제2 MOS 영역에 저유전 물질로 이루어지는 인터페이스층을 형성하는 단계를 더 포함할 수 있다. The method of manufacturing a semiconductor device according to the present invention may further include forming an interface layer made of a low dielectric material in the first MOS region and the second MOS region on the semiconductor substrate before forming the first high dielectric film. have.

상기 제1 MOS 영역 및 제2 MOS 영역은 각각 NMOS 영역 및 PMOS 영역이고, 상기 선택된 하나의 영역이 NMOS 영역인 경우, 상기 제1 고유전막은 HfO2막이고, 상기 제2 고유전막은 Al2O3막이다. The first MOS region and the second MOS region are an NMOS region and a PMOS region, respectively, and when the selected one region is an NMOS region, the first high dielectric layer is an HfO 2 film, and the second high dielectric film is Al 2 O. 3 acts.

상기 제2 고유전막을 어닐링하는 단계는 400 ∼ 950℃의 온도하에서 행해질 수 있다. 상기 제2 고유전막을 어닐링하는 단계는 가스가 공급되지 않는 진공 분위기, 또는 N2, NO, N2O, NH3 및 O2로 이루어지는 군에서 선택되는 적어도 하나의 가스 분위기 하에서 행해질 수 있다. The annealing of the second high dielectric film may be performed at a temperature of 400 to 950 ° C. The annealing of the second high dielectric film may be performed in a vacuum atmosphere in which no gas is supplied or in at least one gas atmosphere selected from the group consisting of N 2 , NO, N 2 O, NH 3, and O 2 .

상기 제2 고유전막을 선택적으로 제거하는 단계는 상기 어닐링된 제1 고유전막과 상기 어닐링된 제2 고유전막과의 식각 선택비 차이를 이용하여 습식 식각 방법에 의하여 행해질 수 있다. 또한, 상기 제2 고유전막을 선택적으로 제거하기 위하여 상기 PMOS 영역 만을 덮는 포토레지스트 패턴을 식각 마스크로 사용하여 NMOS 영역에서 상기 제2 고유전막을 선택적으로 제거할 수 있다. 이 때, 상기 NMOS 영역에서 상기 제2 고유전막이 선택적으로 제거된 후 상기 포토레지스트 패턴은 스트리퍼(stripper)를 사용하여 제거된다. 상기 제2 고유전막은 어닐링 공정을 거친 결과 스트리퍼에 대한 식각 내성이 향상되었으므로, 상기 스트리퍼에 의한 포토레지스트 패턴의 제거시 상기 제2 고유전막은 소모되지 않는다. The step of selectively removing the second high dielectric layer may be performed by a wet etching method using a difference in etching selectivity between the annealed first high dielectric layer and the annealed second high dielectric layer. In addition, in order to selectively remove the second high dielectric layer, the second high dielectric layer may be selectively removed from the NMOS region by using a photoresist pattern covering only the PMOS region as an etching mask. In this case, after the second high dielectric film is selectively removed from the NMOS region, the photoresist pattern is removed using a stripper. Since the etching resistance to the stripper is improved as a result of the annealing process of the second high dielectric layer, the second high dielectric layer is not consumed when the photoresist pattern is removed by the stripper.

상기 제2 고유전막을 선택적으로 제거한 후 상기 도전층을 형성하기 전에, 상기 제2 고유전막이 선택적으로 제거된 결과물을 어닐링하는 단계를 더 포함할 수있다. The method may further include annealing a resultant from which the second high dielectric film is selectively removed after the second high dielectric film is selectively removed and before the conductive layer is formed.

상기 도전층을 형성하는 단계는 상기 제1 고유전막 및 제2 고유전막 위에 비도전성 폴리실리콘층을 형성하는 단계와, 상기 비도성 폴리실리콘층을 불순물로 도핑하는 단계를 포함할 수 있다. The forming of the conductive layer may include forming a non-conductive polysilicon layer on the first high dielectric layer and the second high dielectric layer, and doping the non-conductive polysilicon layer with impurities.

그리고, 상기 비도성 폴리실리콘층을 불순물로 도핑하는 단계에서는 상기 제1 MOS 영역에서는 상기 비도성 폴리실리콘층을 상기 제1 도전형의 불순물로 도핑하고, 상기 제2 MOS 영역에서는 상기 비도전성 폴리실리콘층을 상기 제2 도전형의 불순물로 도핑하는 것이 바람직하다. In the doping of the non-conductive polysilicon layer with impurities, the non-conductive polysilicon layer is doped with impurities of the first conductivity type in the first MOS region, and the non-conductive polysilicon in the second MOS region. It is preferable to dope the layer with the impurity of the second conductivity type.

또한, 상기 도전층을 형성하는 단계는 상기 제1 고유전막 및 제2 고유전막 위에 비도전성 폴리실리콘층을 형성하기 전에 상기 제1 고유전막 및 제2 고유전막 위에 금속 질화막을 형성하는 단계를 더 포함할 수 있다. 이 때, 상기 비도전성 폴리실리콘층은 상기 금속 질화막 위에 형성된다. The forming of the conductive layer may further include forming a metal nitride film on the first high dielectric film and the second high dielectric film before forming the non-conductive polysilicon layer on the first high dielectric film and the second high dielectric film. can do. At this time, the non-conductive polysilicon layer is formed on the metal nitride film.

본 발명에 의하면, NMOS 트랜지스터는 HfO2막을 포함하는 게이트 절연막을 구비하고 PMOS 트랜지스터에서는 HfO2막 및 Al2O3막을 포함하는 복합막으로 이루어지는 게이트 절연막을 구비함으로써 NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각 목표로 하는 Vt를 용이하게 달성할 수 있다. 또한, 게이트를 구성하는 폴리실리콘층과 게이트 절연막과의 사이에 금속 질화막을 삽입함으로써 PMOS 영역에서 도판트 침투에 따른 문제를 방지할 수 있는 동시에 NMOS 영역 및 PMOS 영역에서 게이트 디 플리션(depletion) 문제를 해결할 수 있다. According to the present invention, NMOS transistor by a gate insulating film containing HfO 2 film and a gate insulating film made of a composite membrane comprising a PMOS transistor in the HfO 2 film and the Al 2 O 3 film with each target in the NMOS transistor and a PMOS transistor Vt can be easily achieved. In addition, by inserting a metal nitride film between the polysilicon layer constituting the gate and the gate insulating film, it is possible to prevent a problem due to dopant penetration in the PMOS region and at the same time, a gate depletion problem in the NMOS region and the PMOS region. Can be solved.

다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다. Next, a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

다음에 예시하는 실시예는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면에서 부품 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. The following exemplary embodiments can be modified in many different forms, and the scope of the present invention is not limited to the following exemplary embodiments. The embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. In the accompanying drawings, sizes or thicknesses of parts or regions are exaggerated for clarity.

도 1a 내지 도 1k는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 1A through 1K are cross-sectional views illustrating a manufacturing method of a semiconductor device in accordance with a preferred embodiment of the present invention in order of processing.

도 1a를 참조하면, 반도체 기판(100) 예를 들면 실리콘 기판을 준비한다. 상기 반도체 기판(100)은 n채널 MOS 트랜지스터가 형성될 NMOS 영역 (도면에는 “NMOS”로 표시함)과 p채널 MOS 트랜지스터가 형성될 PMOS 영역 (도면에는 “PMOS”로 표시함)을 구비한다. Referring to FIG. 1A, a semiconductor substrate 100, for example, a silicon substrate is prepared. The semiconductor substrate 100 includes an NMOS region in which n-channel MOS transistors are to be formed (indicated by "NMOS" in the drawing) and a PMOS region in which p-channel MOS transistors are to be formed (indicated by "PMOS" in the figure).

상기 반도체 기판(100)상의 NMOS 영역 및 PMOS 영역에 인터페이스층(110)을 0.2 ∼ 15Å 이하의 두께로 형성한다. 상기 인터페이스층(110)은 상기 반도체 기판(100)과 후속 공정에서 상기 인터페이스층(110) 위에 형성되는 고유전막과의 사이에서의 불량한 계면 발생을 방지하기 위하여 형성하는 것으로서, 상기 인터페이스층(110)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막 (k는 약 4), 또는 실리콘 산화질화막 (산소 원자 및 질소 원자 함량에 따라 k는 약 4 ∼ 8) 으로 이루어질 수 있다. 또는, 상기 인터페이스층(110)은 실리케이트막으로 이루어질 수도 있으며, 상기 예시된 막들의 조합으로 이루어질 수도 있다. The interface layer 110 is formed in the NMOS region and the PMOS region on the semiconductor substrate 100 to a thickness of 0.2 to 15 GHz or less. The interface layer 110 is formed to prevent a poor interface between the semiconductor substrate 100 and the high-k dielectric layer formed on the interface layer 110 in a subsequent process, and the interface layer 110. A low dielectric material layer having a dielectric constant k of 9 or less, for example, a silicon oxide film (k is about 4), or a silicon oxynitride film (k is about 4 to 8 depending on oxygen and nitrogen atom contents). Alternatively, the interface layer 110 may be formed of a silicate film or a combination of the above-described films.

상기 인터페이스층(110)을 형성하기 위한 하나의 방법으로서 예를 들면 상기 반도체 기판(100)을 오존 가스 또는 오존수를 이용하여 세정하는 방법을 이용할 수 있다. As one method for forming the interface layer 110, for example, a method of cleaning the semiconductor substrate 100 using ozone gas or ozone water may be used.

상기 NMOS 영역 및 PMOS 영역상의 상기 인터페이스층(110) 위에 제1 고유전막인 HfO2막(120)을 형성한다. 상기 HfO2막(120)은 형성하고자 하는 소자의 종류에 따라 약 0.2 ∼ 50Å 이하의 범위 내에서 적정한 두께로 형성된다. 바람직하게는, 상기 HfO2막(120)은 약 5 ∼ 50Å, 바람직하게는 0.2 ∼ 50Å의 두께로 형성된다. An HfO 2 film 120 as a first high dielectric film is formed on the interface layer 110 on the NMOS region and the PMOS region. The HfO 2 film 120 is formed to an appropriate thickness within a range of about 0.2 to 50 kPa or less depending on the type of device to be formed. Preferably, the HfO 2 film 120 is formed to a thickness of about 5 to 50 kPa, preferably 0.2 to 50 kPa.

상기 HfO2막(120)은 CVD (chemical vapor deposition) 방법 또는 ALD (atomic layer deposition) 방법으로 형성될 수 있다. 상기 HfO2막(120)을 CVD 방법으로 형성하는 경우, 예를 들면 HfCl4, Hf(OtBu)4, Hf(NEtMe)4, Hf(MMP)4, Hf(NEt2)4 또는 Hf(NMe2)4와 같은 Hf 소스 물질과, O2, O3, 또는 산소 라디칼과 같은 O 소스 물질을 사용하여 약 400 ∼ 500℃의 온도 및 약 1 ∼ 5 Torr의 압력 조건 하에서 증착 공정을 행한다. 상기 HfO2막(120)을 ALD 방법으로 형성하는 경우, Hf 소스로서 HfCl4, 또는 Hf(OtBu)4, Hf(NEtMe)4, Hf(MMP)4, Hf(NEt2)4 또는 Hf(NMe2)4와 같은 금속 유기 전구체 (metal organic precursor)를 사용하고, O 소스로서 H2O, H2O2, -OH 라디칼을 포함하는 알콜류, O3또는 O2 플라즈마를 사용하여 약 150 ∼ 500℃의 온도 및 약 0.1 ∼ 5 Torr의 압력 조건 하에서 증착 공정을 행하고, 원하는 두께의 HfO2막이 얻어질 때까지 상기 증착 공정 및 퍼징(purging) 공정을 반복한다. 상기 HfO2막(120)을 ALD 방법으로 형성하는 경우, 저온 증착이 가능하며, 우수한 스텝 커버리지(step coverage)를 얻을 수 있고, 두께 제어가 용이하다. The HfO 2 film 120 may be formed by a chemical vapor deposition (CVD) method or an atomic layer deposition (ALD) method. When the HfO 2 film 120 is formed by a CVD method, for example, HfCl 4 , Hf (OtBu) 4 , Hf (NEtMe) 4 , Hf (MMP) 4 , Hf (NEt 2 ) 4, or Hf (NMe 2) The deposition process is carried out using an Hf source material such as 4 ) and an O source material such as O 2 , O 3 , or oxygen radicals at a temperature of about 400 to 500 ° C. and a pressure of about 1 to 5 Torr. When the HfO 2 film 120 is formed by the ALD method, HfCl 4 , or Hf (OtBu) 4 , Hf (NEtMe) 4 , Hf (MMP) 4 , Hf (NEt 2 ) 4, or Hf (NMe) as the Hf source. 2 ) about 150-500 using a metal organic precursor such as 4 and using H 2 O, H 2 O 2 , alcohols containing -OH radicals, O 3 or O 2 plasma as the O source The deposition process is carried out at a temperature of &lt; RTI ID = 0.0 &gt; C &lt; / RTI &gt; and a pressure condition of about 0.1-5 Torr, and the deposition and purging processes are repeated until an HfO 2 film of the desired thickness is obtained. When the HfO 2 film 120 is formed by the ALD method, low temperature deposition is possible, excellent step coverage is obtained, and thickness control is easy.

도 1b를 참조하면, N2, NO, N2O, NH3 및 O2로 이루어지는 군에서 선택되는 어느 하나 또는 이들의 조합으로 이루어지는 가스 분위기(122) 하에서 상기 HfO2막(120)을 어닐링하여 상기 HfO2막(120)을 치밀화시킨다. 상기 어닐링시의 가스 분위기(122)는 질소 원자를 포함하는 것이 바람직하다. 질소 원자를 포함하는 가스 분위기(122) 하에서 상기 HfO2막(120)을 어닐링함으로써 상기 HfO2막(120)은 질화처리된다. 그러나, 본 발명은 이에 한정되지 않으며, 경우에 따라 상기 HfO2막(120)을 치밀화하기 위하여 가스가 공급되지 않는 진공 분위기 하에서 어닐링할 수도 있다. Referring to FIG. 1B, the HfO 2 film 120 may be annealed under a gas atmosphere 122 including any one selected from the group consisting of N 2 , NO, N 2 O, NH 3, and O 2 , or a combination thereof. The HfO 2 film 120 is densified. It is preferable that the gas atmosphere 122 at the time of annealing contains a nitrogen atom. By annealing the HfO 2 film 120 under a gas atmosphere of 122, including the nitrogen atom to the HfO 2 film 120 is processed nitride. However, the present invention is not limited thereto, and in some cases, the HfO 2 film 120 may be annealed under a vacuum atmosphere in which no gas is supplied.

상기 HfO2막(120)의 어닐링은 약 750 ∼ 1050℃의 온도하에서 행하는 것이 바람직하다. 상기 HfO2막(120)을 어닐링함으로써 상기 HfO2막(120)의 습식 세정액, 특히 불소(F)를 함유하는 세정액에 대한 식각율이 급격히 낮아지게 된다. 상기 어닐링을 750℃ 이하의 온도에서 행하면 상기 HfO2막(120)의 식각율을 충분히 낮출 수 없으므로 바람직하지 않다. 또한, 상기 어닐링을 너무 높은 온도에서 행하면 상기 HfO2막(120)의 결정화가 일어나 결정화된 막을 통한 누설 전류가 증가하는 현상이 발생될 수 있다. 따라서, 상기 어닐링 온도는 약 750 ∼ 1050℃의 온도 범위 내에서 행하여지는 것이 바람직하다. The annealing of the HfO 2 film 120 is preferably performed at a temperature of about 750 to 1050 ° C. By annealing the HfO 2 layer 120, the etch rate of the cleaning liquid containing the liquid washing liquid, in particular fluorine (F) of the HfO 2 film 120 becomes rapidly lowered. If the annealing is performed at a temperature of 750 ° C. or lower, the etching rate of the HfO 2 film 120 cannot be sufficiently lowered, which is not preferable. In addition, when the annealing is performed at an excessively high temperature, crystallization of the HfO 2 film 120 may occur, thereby increasing a leakage current through the crystallized film. Therefore, it is preferable that the said annealing temperature is performed in the temperature range of about 750-1050 degreeC.

도 1c를 참조하면, 상기 열처리된 상기 HfO2막(120) 위에 제2 고유전막인 Al2O3막(130)을 형성한다. 상기 Al2O3막(130)은 형성하고자 하는 소자의 종류에 따라 약 50Å 이하의 범위 내에서 적정한 두께로 형성된다. 바람직하게는, 상기 Al2O3막(130)은 약 0.2 ∼ 50Å, 바람직하게는 5 ∼ 50Å의 두께로 형성된다. Referring to FIG. 1C, an Al 2 O 3 film 130 that is a second high dielectric film is formed on the heat treated HfO 2 film 120. The Al 2 O 3 film 130 is formed to an appropriate thickness within a range of about 50 GPa or less depending on the type of device to be formed. Preferably, the Al 2 O 3 film 130 is formed to a thickness of about 0.2 to 50 kPa, preferably 5 to 50 kPa.

상기 Al2O3막(130)은 CVD 또는 ALD 방법으로 형성될 수 있으나, ALD 방법으로 형성하는 것이 더 바람직하다. 상기 Al2O3막(130)을 ALD 방법으로 형성하는 경우, 상기 Al2O3막(130)을 형성하기 위하여 제 1 반응물로서 TMA(trimethyl aluminum)를 사용하고 제2 반응물로서 O3를 사용하여 약 200 ∼ 500℃의 온도 및 약 0.1 ∼ 5 Torr의 압력 조건 하에서 증착 공정을 행하고 원하는 두께의 Al2O3막이 얻어질 때까지 상기 증착 공정 및 퍼징 공정을 반복한다. 상기 Al2O3막(130) 형성을 위한 제1 반응물로서 TMA 외에 AlCl3, AlH3N(CH3)3, C6H15AlO, (C4H9)2AlH, (CH3)2AlCl, (C2H5)3Al 또는 (C4H9)3Al 등을 사용할 수도 있다. 또한, 상기 제2 반응물로서 H2O, H2O2 또는 플라즈마 N2O, 플라즈마 O2 등과 같은 활성화된 산화제를 사용하는 것도 가능하다. 특히, 상기 제2 반응물로서 O3를 사용하는 경우에는 후속의 어닐링 단계를 생략, 또는 후속 어닐링시의 열처리량(thermal budget)을 최소화할 수 있다. The Al 2 O 3 film 130 may be formed by a CVD or ALD method, but is more preferably formed by an ALD method. When the Al 2 O 3 film 130 is formed by the ALD method, TMA (trimethyl aluminum) is used as the first reactant and O 3 is used as the second reactant to form the Al 2 O 3 film 130. The deposition process is carried out at a temperature of about 200 to 500 ° C. and a pressure of about 0.1 to 5 Torr, and the above deposition process and purging process are repeated until an Al 2 O 3 film of a desired thickness is obtained. AlCl 3 , AlH 3 N (CH 3 ) 3 , C 6 H 15 AlO, (C 4 H 9 ) 2 AlH, (CH 3 ) 2 in addition to TMA as the first reactant for forming the Al 2 O 3 film 130 AlCl, (C 2 H 5 ) 3 Al, (C 4 H 9 ) 3 Al, and the like may be used. It is also possible to use H 2 O, H 2 O 2 or an activated oxidant such as plasma N 2 O, plasma O 2 or the like as the second reactant. In particular, when O 3 is used as the second reactant, the subsequent annealing step may be omitted, or the thermal budget during the subsequent annealing may be minimized.

도 1d를 참조하면, 소정의 어닐링 분위기(132), 예를 들면 N2, NO, N2O, NH3 및 O2로 이루어지는 군에서 선택되는 어느 하나 또는 이들의 조합으로 이루어지는 가스 분위기, 또는 가스가 공급되지 않는 진공 분위기 하에서 상기 Al2O3막(130)을 어닐링한다. 바람직하게는, 상기 어닐링 분위기(132)는 질소 원자를 포함한다. Referring to FIG. 1D, a predetermined annealing atmosphere 132, for example, a gas atmosphere composed of any one or a combination thereof selected from the group consisting of N 2 , NO, N 2 O, NH 3, and O 2 , or a gas The Al 2 O 3 film 130 is annealed under a vacuum atmosphere in which no is supplied. Preferably, the annealing atmosphere 132 includes nitrogen atoms.

상기 Al2O3막(130)의 어닐링은 약 400 ∼ 950℃, 바람직하게는 650 ∼ 850℃의 온도하에서 행해진다. 상기 Al2O3막(130)을 어닐링함으로써 후속의 포토레지스트막 제거를 위한 스트립 공정시 스트리퍼(stripper)에 대한 식각 내성이 향상되어 상기 Al2O3막(130)의 소모를 억제할 수 있다. Annealing of the Al 2 O 3 film 130 is performed at a temperature of about 400 to 950 ° C, preferably 650 to 850 ° C. By annealing the Al 2 O 3 film 130, etching resistance to a stripper may be improved during strip processing for subsequent photoresist film removal, thereby suppressing consumption of the Al 2 O 3 film 130. .

도 1e를 참조하면, 상기 Al2O3막(130)이 형성된 반도체 기판(100)의 NMOS 영역에서 상기 Al2O3막(130)을 노출시키도록 상기 PMOS 영역에서만 상기 Al2O3막(130)을 덮는 포토레지스트 패턴(134)을 형성한다. Referring to Figure 1e, the Al 2 O 3 film 130 only on the Al 2 O wherein the PMOS region to expose the Al 2 O 3 film 130 in the NMOS region of the semiconductor substrate 100 is formed with a third membrane ( A photoresist pattern 134 covering the 130 is formed.

도 1f를 참조하면, 상기 포토레지스트 패턴(134)을 식각 마스크로 하여 NMOS 영역에서 노출되어 있는 상기 Al2O3막(130)을 불소(F)를 함유하는 세정액, 바람직하게는 HF를 함유하는 세정액으로 습식 식각하여 제거한다. 상기 세정액으로서 예를 들면 200:1 또는 500:1로 희석된 묽은 HF 수용액을 사용할 수 있다. 이 때, 상기 Al2O3막(130) 아래에 형성되어 있는 상기 HfO2막(120)은 도 1b를 참조하여 설명한 바와 같은 어닐링 단계를 통하여 치밀화되어 상기 세정액에 대한 식각율이 현저하게 낮아져 있으므로 상기 Al2O3막(130)은 상기 HfO2막(120)에 대하여 큰 식각 선택비 차이를 가지고 선택적으로 제거될 수 있으며, 상기 Al2O3막(130)이 제거된 후 상기 반도체 기판(100)의 NMOS 영역에서는 상기 HfO2막(120)이 노출된다. Referring to FIG. 1F, the Al 2 O 3 film 130 exposed in the NMOS region using the photoresist pattern 134 as an etching mask contains a cleaning liquid containing fluorine (F), preferably HF. Remove by wet etching with cleaning solution. As the cleaning solution, for example, a dilute HF aqueous solution diluted to 200: 1 or 500: 1 may be used. At this time, since the HfO 2 film 120 formed under the Al 2 O 3 film 130 is densified through an annealing step as described with reference to FIG. 1B, the etching rate of the cleaning solution is significantly lowered. The Al 2 O 3 layer 130 may be selectively removed with a large etching selectivity difference with respect to the HfO 2 layer 120. After the Al 2 O 3 layer 130 is removed, the semiconductor substrate ( In the NMOS region of 100, the HfO 2 film 120 is exposed.

도 1g를 참조하면, 상기 포토레지스트 패턴(134)을 애싱 및 스트립 공정을 거쳐 제거한다. 그 결과, 상기 반도체 기판(100)의 NMOS 영역에서는 상기 HfO2막(120)이 노출되어 있고, PMOS 영역에서는 상기 Al2O3막(130)이 노출되어 있게 된다. 상기 PMOS 영역에서 노출되는 상기 Al2O3막(130)은 도 1d를 참조하여 설명하는 열처리 공정을 거쳐 스트리퍼에 대한 식각 내성이 커졌으므로 상기 포토레지스트 패턴(134) 제거를 위한 스트립 공정시 스트리퍼에 의한 소모가 억제된다. Referring to FIG. 1G, the photoresist pattern 134 is removed through an ashing and stripping process. As a result, the HfO 2 film 120 is exposed in the NMOS region of the semiconductor substrate 100, and the Al 2 O 3 film 130 is exposed in the PMOS region. Since the Al 2 O 3 film 130 exposed in the PMOS region has a high etching resistance to the stripper through the heat treatment process described with reference to FIG. 1D, the Al 2 O 3 film 130 is exposed to the stripper during the strip process for removing the photoresist pattern 134. Consumption is suppressed.

상기 포토레지스트 패턴(134)이 제거된 후, NMOS 영역에는 상기 HfO2막(120)이 노출되어 있고, PMOS 영역에는 상기 Al2O3막(130)이 노출되어 있는 상태에서 N2, NO, N2O, NH3 및 O2로 이루어지는 군에서 선택되는 어느 하나 또는 이들의 조합으로 이루어지는 가스 분위기(136) 하에서 상기 HfO2막(120) 및 Al2O3막(130)의 표면을 어닐링한다. 상기 어닐링시의 가스 분위기(136)는 질소 원자를 포함하는 것이 바람직하다. 상기 어닐링은 약 750 ∼ 1050℃의 온도하에서 행하는 것이 바람직하다. 상기 어닐링을 750℃ 미만의 온도에서 행하면 어닐링시의 분위기 가스가 충분히 활성화되기 어려워 고유전막들을 치밀화시킬 수 없다. 또한, 상기 어닐링을 너무 높은 온도에서 행하면 누설 전류 특성이 열화될 수 있다. After the photoresist pattern 134 is removed, NMOS region, the HfO and the second film 120 is exposed, N 2, while the PMOS region is the Al 2 O 3 film 130 is exposed to NO, The surfaces of the HfO 2 film 120 and the Al 2 O 3 film 130 are annealed under a gas atmosphere 136 consisting of any one or a combination thereof selected from the group consisting of N 2 O, NH 3 and O 2 . . It is preferable that the gas atmosphere 136 at the time of annealing contains a nitrogen atom. It is preferable to perform the annealing at a temperature of about 750 to 1050 캜. When the annealing is performed at a temperature of less than 750 ° C., the atmosphere gas at the time of annealing is hardly activated enough to densify the high dielectric films. Also, if the annealing is performed at too high a temperature, leakage current characteristics may deteriorate.

상기 어닐링에 의하여 PMOS 영역에서는 상기 Al2O3막(130)이 치밀화되어 PMOS 트랜지스터에서 발생될 수 있는 붕소(B)와 같은 불순물 침투 현상을 방지할 수 있는 능력이 향상될 수 있고, 상기 HfO2막(120)과 상기 Al2O3막(130)과의 사이의 급격한 계면 변화가 제거될 수 있다. 즉, 상기 HfO2막(120)과 상기 Al2O3막(130)과의 사이에 Hf 및 Al을 포함하는 합금 산화물층(도시 생략)이 형성됨으로써 급격한 계면 변화가 형성되지 않게 된다. 또한, NMOS 영역에서는 상기 가스 분위기(136)에서 어닐링함으로써 도 1f를 참조하여 설명한 Al2O3막(130) 제거를 위한 습식 식각 공정 또는 상기 포토레지스트 패턴(134) 제거를 위한 스트립 공정시 발생될 수 있는 상기 HfO2막(120)의 세정액 또는 스트리퍼에 의한 표면 손상이 큐어링(curing)될 수 있다. 또한, 상기 어닐링시의 열처리 온도에 따라 상기 HfO2막(120)과 상기 인터페이스층(110)과의 반응에 의하여 Hf-실리케이트층(도시 생략)이 형성되어 상기 HfO2막(120)과 상기 인터페이스층(110)과의 급격한 계면 변화가 제거될 수도 있다. In by the annealing PMOS region may be the Al 2 O 3 film 130 is densified improve the ability to prevent impurity penetration phenomena such as boron (B), which may be generated in the PMOS transistor, the HfO 2 The abrupt interface change between the film 120 and the Al 2 O 3 film 130 may be removed. That is, an alloy oxide layer (not shown) including Hf and Al is formed between the HfO 2 film 120 and the Al 2 O 3 film 130 so that a sudden interface change is not formed. In addition, in the NMOS region, annealing may be performed during the wet etching process for removing the Al 2 O 3 layer 130 described above with reference to FIG. 1F or the strip process for removing the photoresist pattern 134 by annealing in the gas atmosphere 136. Surface damage by the cleaning liquid or stripper of the HfO 2 film 120 may be cured. In addition, the HfO depending on the heat treatment temperature during the annealing 2 film 120 and the interface layer Hf- by reaction with 110 silicate layer (not shown) is formed on the HfO 2 film 120 and the interface Sudden interface changes with layer 110 may be eliminated.

본 발명에서는 상기한 어닐링 방법에만 한정되는 것은 아니며, 특히 PMOS 트랜지스터에서의 불순물 침투 현상을 방지하기 위하여 상기 가스 분위기(136)에서의 어닐링 방법 대신 질소 분위기하에서 플라즈마 처리하여 고유전막들을 질화시키고 이어서 이들을 진공 분위기 또는 산소 함유 분위기하에서 열처리하는 방법을 적용할 수도 있다. The present invention is not limited to the annealing method described above. In particular, in order to prevent impurity penetration in the PMOS transistor, the high-k dielectric films are nitrided by plasma treatment in a nitrogen atmosphere instead of the annealing method in the gas atmosphere 136 and then vacuumed. The method of heat processing in atmosphere or oxygen containing atmosphere can also be applied.

상기 설명한 바와 같은 일련의 공정을 행한 결과, 상기 반도체 기판(100)의 NMOS 영역에서는 상기 인터페이스층(110) 및 HfO2막(120)으로 이루어지는 제1 게이트 절연막(102A)이 형성되고, PMOS 영역에서는 상기 인터페이스층(110), HfO2막(120) 및 Al2O3막(130)으로 이루어지는 제2 게이트 절연막(102B)이 형성된다. 또한, NMOS 영역에 형성된 제1 게이트 절연막(102A) 보다 PMOS 영역에 형성된 제2 게이트 절연막(102B)이 더 큰 두께를 가진다. 즉, 동일한 반도체 기판(100)상의 NMOS 영역 및 PMOS 영역에서 서로 다른 구조 및 두께를 가지는 이종의 게이트 절연막을 가지는 결과물이 얻어진다. As a result of the above-described series of steps, the first gate insulating film 102A including the interface layer 110 and the HfO 2 film 120 is formed in the NMOS region of the semiconductor substrate 100, and in the PMOS region, A second gate insulating layer 102B including the interface layer 110, the HfO 2 film 120, and the Al 2 O 3 film 130 is formed. In addition, the second gate insulating film 102B formed in the PMOS region has a larger thickness than the first gate insulating film 102A formed in the NMOS region. In other words, a resultant having a heterogeneous gate insulating film having a different structure and thickness in the NMOS region and the PMOS region on the same semiconductor substrate 100 is obtained.

도 1h를 참조하면, 상기 제1 게이트 절연막(102A) 및 제2 게이트 절연막(102B)이 형성된 결과물상에 각각 게이트를 형성하기 위하여 먼저 NMOS 영역 및 PMOS 영역에 금속 질화막(142)을 형성한다. 상기 금속 질화막(142)은 구현하고자 하는 소자의 사이즈에 따라 약 0.2 ∼ 500Å의 범위 내에서 선택되는 다양한 두께로 형성될 수 있다. 미세한 피쳐 사이즈를 가지는 고집적 반도체 소자 구현을 위하여, 바람직하게는 상기 금속 질화막(142)은 약 0.2 ∼ 50Å의 두께로 형성될 수 있다. 상기 금속 질화막(142)은 W, Mo, Ti, Ta, Al, Hf, Zr, Si 및 Al 중에서 선택되는 적어도 하나의 금속 원자와 질소 원자를 포함하는 물질로 이루어질 수 있다. Referring to FIG. 1H, a metal nitride film 142 is first formed in an NMOS region and a PMOS region in order to form a gate on a resultant formed with the first gate insulating layer 102A and the second gate insulating layer 102B, respectively. The metal nitride film 142 may be formed in various thicknesses selected from a range of about 0.2 to 500 kW, depending on the size of the device to be implemented. In order to implement a highly integrated semiconductor device having a fine feature size, preferably, the metal nitride layer 142 may be formed to a thickness of about 0.2 to about 50 μm. The metal nitride layer 142 may be formed of a material including at least one metal atom selected from W, Mo, Ti, Ta, Al, Hf, Zr, Si, and Al and a nitrogen atom.

도 1i를 참조하면, NMOS 영역 및 PMOS 영역에서 상기 금속 질화막(142) 위에 게이트 형성 물질인 폴리실리콘을 증착하여 비도전성 폴리실리콘층(144)을 소정 두께로 형성한다. 예를 들면, 상기 비도전성 폴리실리콘층(144)은 약 1000 ∼ 1500Å의 두께로 형성될 수 있다. Referring to FIG. 1I, a non-conductive polysilicon layer 144 is formed to a predetermined thickness by depositing polysilicon as a gate forming material on the metal nitride layer 142 in an NMOS region and a PMOS region. For example, the non-conductive polysilicon layer 144 may be formed to a thickness of about 1000 ~ 1500Å.

도 1j를 참조하면, 상기 비도전성 폴리실리콘층(144)에 대하여 NMOS 영역에서는 n형 불순물(146), 예를 들면 인(P) 또는 비소(As)로 도핑하고, PMOS 영역에서는 p형 불순물(148), 예를 들면 붕소(B)로 도핑하여 도전성 폴리실리콘층(144a)을 형성한다. 그 결과, NMOS 영역 및 PMOS 영역에 상기 금속 질화막(142) 및 도전성 폴리실리콘층(144a)으로 이루어지는 게이트 도전층(140)이 형성된다. Referring to FIG. 1J, the non-conductive polysilicon layer 144 is doped with n-type impurities 146 in the NMOS region, for example, phosphorus (P) or arsenic (As), and in the PMOS region, p-type impurities ( 148, for example, by boron (B) to form a conductive polysilicon layer 144a. As a result, the gate conductive layer 140 made of the metal nitride film 142 and the conductive polysilicon layer 144a is formed in the NMOS region and the PMOS region.

상기 도전성 폴리실리콘층(144a)을 형성하는 데 있어서 상기 비도전성 폴리실리콘층(144)을 먼저 형성한 후 이를 불순물로 도핑하는 방법을 적용함으로써 NMOS 트랜지스터 및 PMOS 트랜지스터 각각에서의 전기적 특성을 향상시킬 수 있다. 이에 대한 보다 상세한 설명은 후술한다.  In the formation of the conductive polysilicon layer 144a, a method of forming the non-conductive polysilicon layer 144 first and then doping it with impurities may be used to improve electrical characteristics of each of the NMOS transistor and the PMOS transistor. have. A more detailed description thereof will be described later.

도 1k를 참조하면, 상기 게이트 도전층(140)과 그 아래의 상기 제1 게이트 절연막(102A) 및 제2 게이트 절연막(102B)을 각각 패터닝하여 NMOS 영역에는 n형 채널 영역(104) 위에 NMOS 트랜지스터 형성을 위한 게이트 패턴(152)을 형성하고, PMOS 영역에는 p형 채널 영역(106) 위에 PMOS 트랜지스터 형성을 위한 게이트 패턴(154)을 형성한다. 그 후, 상기 반도체 기판(100)의 NMOS 영역 및 PMOS 영역에 각각 소스/드레인 영역(도시 생략)을 형성하여 NMOS 트랜지스터 및 PMOS 트랜지스터를 완성한다. Referring to FIG. 1K, the gate conductive layer 140, the first gate insulating layer 102A and the second gate insulating layer 102B below are patterned, respectively, and the NMOS transistor is disposed on the n-type channel region 104 in the NMOS region. A gate pattern 152 for forming is formed, and a gate pattern 154 for forming a PMOS transistor is formed on the p-type channel region 106 in the PMOS region. Thereafter, source / drain regions (not shown) are formed in the NMOS region and the PMOS region of the semiconductor substrate 100 to complete the NMOS transistor and the PMOS transistor.

상기 설명한 본 발명의 바람직한 실시예에 따른 방법으로부터 얻어진 반도체 소자에 있어서, NMOS 트랜지스터를 구성하는 제1 게이트 절연막(102A)은 저유전 물질로 구성되는 인터페이스층(110)과 그 위에 형성된 금속 산화물 고유전막인 HfO2막(120)으로 이루어지고, PMOS 트랜지스터를 구성하는 제2 게이트 절연막(102B)은 저유전 물질로 구성되는 인터페이스층(110)과 그 위에 형성된 2종의 금속 산화물 고유전막인 HfO2막(120) 및 Al2O3막(130)으로 이루어진다. 이와 같은 구조에 있어서, NMOS 트랜지스터에서는 게이트 절연막을 HfO2막(120)으로 구성함으로써 NMOS 트랜지스터에서의 Vt 값을 낮출 수 있으며, PMOS 트랜지스터에서는 게이트 절연막을 Al2O3막(130)으로 구성함으로써, PMOS 트랜지스터에서의 Vt 값을 고유전막을 채용하지 않는 트랜지스터, 예를 들면 실리콘 산화질화막을 게이트 절연막을 사용하는 트랜지스터와 대략 동일한 수준으로 유지할 수 있다. 또한, NMOS 트랜지스터를 구성하는 제1 게이트 절연막(102A) 보다 PMOS 트랜지스터를 구성하는 제2 게이트 절연막(102B)이 더 큰 두께를 가진다. 이와 같이 형성함으로써, PMOS 트랜지스터에서 주로 발생되기 쉬운 문제점으로 지적되었던 붕소(B)과 같은 불순물 침투(penetration)를 방지하는 데 유리하다. In the semiconductor device obtained from the method according to the preferred embodiment of the present invention described above, the first gate insulating film 102A constituting the NMOS transistor includes an interface layer 110 made of a low dielectric material and a metal oxide high dielectric film formed thereon. The second gate insulating film 102B, which is composed of the HfO 2 film 120 and constituting the PMOS transistor, includes an interface layer 110 made of a low dielectric material and an HfO 2 film which is two kinds of metal oxide high dielectric films formed thereon. 120 and Al 2 O 3 film 130. In such a structure, in the NMOS transistor, the gate insulating film is constituted by the HfO 2 film 120, thereby lowering the Vt value in the NMOS transistor. In the PMOS transistor, the gate insulating film is constituted by the Al 2 O 3 film 130, The Vt value in the PMOS transistor can be maintained at about the same level as the transistor using no high dielectric film, for example, a silicon oxynitride film, using a gate insulating film. In addition, the second gate insulating film 102B constituting the PMOS transistor has a larger thickness than the first gate insulating film 102A constituting the NMOS transistor. This formation is advantageous in preventing impurity penetration such as boron (B), which has been pointed out as a problem mainly occurring in PMOS transistors.

또한, 상기 제1 및 제2 게이트 절연막(102A, 102B)과 도전성 폴리실리콘층(144a)과의 사이에 금속 질화막(142)이 삽입되어 있으므로 상기 금속 질화막(142)에 의하여 PMOS 영역에서는 붕소(B)와 같은 불순물 침투를 방지할 수 있다. 또한, 종래 기술에서 게이트 절연막의 바로 위에 폴리실리콘층을 형성함으로써 게이트 디플리션 (gate depletion)에 따른 문제가 야기되었으나, 본 발명에서는 NMOS 영역 및 PMOS 영역에서 상기 제1 및 제2 게이트 절연막(102A, 102B)과 도전성 폴리실리콘층(144a)과의 사이에 금속 질화막(142)이 삽입됨으로써, 게이트 디플리션에 따른 문제를 해결할 수 있다. In addition, since the metal nitride layer 142 is inserted between the first and second gate insulating layers 102A and 102B and the conductive polysilicon layer 144a, boron (B) is formed in the PMOS region by the metal nitride layer 142. Impurity penetration, such as) can be prevented. In addition, in the related art, a problem caused by gate depletion is caused by forming a polysilicon layer directly on the gate insulating layer. However, in the present invention, the first and second gate insulating layers 102A are formed in the NMOS region and the PMOS region. , The metal nitride film 142 is inserted between the 102B and the conductive polysilicon layer 144a, thereby solving a problem due to gate depletion.

도 2는 다양한 조성의 고유전막을 게이트 절연막으로 사용하여 동일한 채널 이온 주입 조건 하에서 제조된 NMOS 트랜지스터 및 PMOS 트랜지스터에서의 한계 전압(Vt) 분포를 나타낸 그래프이다. FIG. 2 is a graph illustrating limit voltage (Vt) distribution in NMOS transistors and PMOS transistors manufactured under the same channel ion implantation conditions using high-k dielectric films having various compositions as gate insulating films.

도 2에 나타난 바와 같이, HfON (질화된 HfO2막)의 경우에는 NMOS 트랜지스터에서의 Vt 값이 약 +0.5V를 나타내나, PMOS 트랜지스터에서의 Vt 값은 약 -1.1V를 나타냄을 알 수 있다. 반면, HfAlON (질화된 Hf-Al 산화물)의 경우에는 NMOS 트랜지스터 및 PMOS 트랜지스터가 각각 약 0.8V의 Vt 값을 나타낸다. HfAlO(Hf-Al 산화물)의 경우에는 NMOS 트랜지스터에서의 Vt 값이 약 +1.1V이나, PMOS 트랜지스터에서의 Vt 값은 약 -0.7V를 나타냄을 알 수 있다. As shown in FIG. 2, in the case of HfON (nitrided HfO 2 film), the Vt value of the NMOS transistor is about + 0.5V, but the Vt value of the PMOS transistor is about -1.1V. . On the other hand, in the case of HfAlON (nitrided Hf-Al oxide), the NMOS transistor and the PMOS transistor each exhibit a Vt value of about 0.8V. In the case of HfAlO (Hf-Al oxide), the Vt value of the NMOS transistor is about + 1.1V, but the Vt value of the PMOS transistor is about -0.7V.

상기와 같은 결과로부터, 고유전막 마다 각각 NMOS 트랜지스터 및 PMOS 트랜지스터에서의 Vt 절대값이 서로 다르게 나타나는 것을 알 수 있으며, 도 7의 테스트된 재료 중 HfON의 경우에는 NMOS 트랜지스터의 게이트 절연막을 구성하기에 가장 적합하고, HfAlO의 경우에는 PMOS 트랜지스터의 게이트 절연막을 구성하기에 가장 적합한 것을 알 수 있다. From the above results, it can be seen that the absolute Vt values of the NMOS transistors and the PMOS transistors are different for each of the high dielectric films. In the case of HfON, among the tested materials of FIG. In the case of HfAlO, it is found that it is most suitable for forming a gate insulating film of a PMOS transistor.

도 3은 Al2O3막을 게이트 절연막으로 사용하여 NMOS 트랜지스터를 제조하였을 때 얻어진 C-V 커브(curve)이다. 도 8에는 대조용으로서 저유전막인 실리콘 산 화질화막(SiON)을 게이트 절연막으로 하여 동일한 조건하에서 NMOS 트랜지스터를 제조하였을 때 얻어진 C-V 커브가 함께 나타나 있다. 여기서, Al2O3게이트 절연막을 가지는 NMOS 트랜지스터 및 SiON 게이트 절연막을 가지는 NMOS 트랜지스터 각각의 경우에 있어서, n형 불순물로 도핑된 폴리실리콘으로 이루어지는 게이트를 형성하였다. 3 is a CV curve obtained when an NMOS transistor is manufactured using an Al 2 O 3 film as a gate insulating film. FIG. 8 also shows the CV curve obtained when the NMOS transistor was manufactured under the same conditions using a silicon acid image quality film (SiON) as a gate insulating film as a control. Here, in each case of an NMOS transistor having an Al 2 O 3 gate insulating film and an NMOS transistor having a SiON gate insulating film, a gate made of polysilicon doped with n-type impurities was formed.

도 3에서, Al2O3 게이트 절연막을 구비한 NMOS 트랜지스터의 Vt는 SiON의 경우에 비하여 약 1.0V 큰 값을 보이고 있다. In FIG. 3, the Vt of the NMOS transistor including the Al 2 O 3 gate insulating film shows a value of about 1.0V larger than that of SiON.

도 4는 Al2O3막을 게이트 절연막으로 사용하여 PMOS 트랜지스터를 제조하였을 때 얻어진 C-V 커브이다. 도 4에는 대조용으로서 저유전막인 실리콘 산화질화막(SiON)을 게이트 절연막으로 하여 동일한 조건하에서 PMOS 트랜지스터를 제조하였을 때 얻어진 C-V 커브가 함께 나타나 있다. 여기서, Al2O3게이트 절연막을 가지는 PMOS트랜지스터 및 SiON 게이트 절연막을 가지는 PMOS 트랜지스터 각각의 경우에 있어서, p형 불순물로 도핑된 폴리실리콘으로 이루어지는 게이트를 형성하였다. 4 is a CV curve obtained when a PMOS transistor is manufactured using an Al 2 O 3 film as a gate insulating film. 4 shows a CV curve obtained when a PMOS transistor was manufactured under the same conditions using a silicon oxynitride film (SiON) as a gate insulating film as a control. Here, in each case of the PMOS transistor having the Al 2 O 3 gate insulating film and the PMOS transistor having the SiON gate insulating film, a gate made of polysilicon doped with p-type impurities was formed.

도 4에서, Al2O3게이트 절연막을 가지는 PMOS트랜지스터의 경우의 Vt는 SiON의 경우와 거의 동일한 수준임을 알 수 있다. In FIG. 4, it can be seen that Vt in the case of a PMOS transistor having an Al 2 O 3 gate insulating film is almost the same as in the case of SiON.

도 3 및 도 4의 결과로부터, Al2O3 게이트 절연막은 NMOS 트랜지스터에서 보다는 PMOS 트랜지스터에서 우수한 Vt 값을 나타내는 것을 알 수 있다. It can be seen from the results of FIGS. 3 and 4 that the Al 2 O 3 gate insulating film shows an excellent Vt value in the PMOS transistor than in the NMOS transistor.

도 2 내지 도 4에서의 평가 결과, 종래 기술에서의 Vt 조절의 어려움을 극복 하고, 고유전막 마다 각각 NMOS 트랜지스터 및 PMOS 트랜지스터에서의 Vt의 절대값이 서로 다르게 나타나는 현상을 개선하기 위하여는 본 발명에서와 같이 고유전막을 게이트 절연막으로 채용하는 데 있어서 CMOS 소자를 구성하는 NMOS 트랜지스터 및 PMOS 트랜지스터 각각에 대하여 최적의 Vt 값을 제공할 수 있는 게이트 절연막을 독립적으로 채용하는 이종의 게이트 유전막 구조의 CMOS 소자를 제조하는 것이 매우 합리적이다. As a result of the evaluation in FIG. 2 to FIG. 4, in order to overcome the difficulty of adjusting Vt in the prior art and to improve a phenomenon in which the absolute values of Vt in the NMOS transistor and the PMOS transistor are different for each of the high dielectric films, To adopt a high dielectric film as a gate insulating film, a CMOS device having a heterogeneous gate dielectric film structure that independently adopts a gate insulating film capable of providing an optimal Vt value for each of the NMOS transistors and the PMOS transistors constituting the CMOS device. It is very reasonable to manufacture.

도 5는 본 발명에 따른 반도체 소자의 제조 방법에 있어서, 게이트를 형성하기 위한 도전층에서의 불순물 타입이 Vt 특성에 미치는 영향을 평가하기 위한 C-V 커브이다. 5 is a C-V curve for evaluating the effect of the impurity type on the Vt characteristics in the conductive layer for forming the gate in the method of manufacturing a semiconductor device according to the present invention.

도 5의 평가를 위하여, n형 불순물로 도핑된 폴리실리콘으로 이루어지는 게이트를 형성한 것을 제외하고 도 4의 평가를 위하여 사용된 조건과 동일한 조건에서 PMOS 트랜지스터를 제조하였다. For the evaluation of FIG. 5, a PMOS transistor was manufactured under the same conditions as those used for the evaluation of FIG. 4 except that a gate made of polysilicon doped with n-type impurities was formed.

도 5에서는 도 4에서 p형 불순물을 적용한 PMOS 트랜지스터에서의 C-V 커브에 비해 Vfb (flatband voltage)가 양(positive)의 방향으로 시프트(shift)되어 있는 것을 알 수 있다. 이와 같은 결과로부터, 트랜지스터의 채널 타입과 동일한 타입의 불순물로 도핑된 게이트를 형성하는 경우가 바람직한 Vt 특성을 보이는 것을 알 수 있다. In FIG. 5, it can be seen that Vfb (flatband voltage) is shifted in the positive direction compared to the C-V curve in the PMOS transistor to which the p-type impurity is applied in FIG. 4. From these results, it can be seen that the case of forming a gate doped with an impurity of the same type as the channel type of the transistor shows a desirable Vt characteristic.

또한, 본 발명자들은 폴리실리콘으로 이루어지는 게이트용 도전층을 형성하는 데 있어서 폴리실리콘층에 불순물을 도핑하는 방법에 따른 차이를 평가하기 위하여 NMOS 트랜지스터 및 PMOS 트랜지스터 각각에 대하여 게이트 형성용 폴리실리 콘층의 증착 초기부터 인시튜(in-situ)로 불순물을 도핑한 경우와 폴리실리콘층 증착이 완료된 후 이온주입한 경우 각각에 대하여 Vfb 시프트량 및 Gm(transconductance)를 측정하였다. 여기서, 게이트 절연막으로서 SiON막을 사용하고, NMOS 트랜지스터의 게이트 형성을 위한 불순물(도판트)로서 인(P)을 사용하고, PMOS 트랜지스터의 게이트 형성을 위한 불순물(도판트)로서 붕소(B)를 사용하였다. 그 결과가 표 1에 나타나 있다. In addition, the present inventors deposited the gate-forming polysilicon layer for each of the NMOS transistors and the PMOS transistors in order to evaluate the difference according to the method of doping the polysilicon layer with the impurity in forming the conductive layer for gates made of polysilicon. Vfb shift amount and Gm (transconductance) were measured for each of the doping impurities in-situ from the beginning and the ion implantation after the polysilicon layer deposition was completed. Here, a SiON film is used as a gate insulating film, phosphorus (P) is used as an impurity (dopant) for gate formation of an NMOS transistor, and boron (B) is used as an impurity (dopant) for a gate formation of a PMOS transistor. It was. The results are shown in Table 1.

Figure 112005043656980-pat00001
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표 1에서 알 수 있는 바와 같이, 동일한 NMOS 트랜지스터를 구성하는 게이트임에도 불구하고 게이트용 도전층의 도핑 방법에 따라 Vfb 시프트량에 차이가 있는 것을 발견하였다. 즉, 인시튜로 불순물을 도핑한 경우에는 폴리실리콘층의 증착 초기부터 불순물이 게이트 절연막으로 확산하게 되어, 폴리실리콘층의 증착 완료후 이온주입한 경우에 비하여 더 큰 Vfb 시프트량을 나타내며 그에 따라 SiON 게이트 절연막의 경우에 대한 Vt 시프트량이 더 커졌다. Gm도 폴리실리콘층의 증착 완료후 이온주입한 경우가 인시튜로 도핑한 경우에 비하여 더 우수한 값을 나타내었다. 따라서 도전성 폴리실리콘으로 게이트를 형성하는 경우에는 비도전성 폴리실리콘층을 먼저 형성한 후 불순물을 이온주입하는 방법으로 도전층을 형성하는 것이 유리하다. As can be seen from Table 1, it was found that there is a difference in the Vfb shift amount depending on the doping method of the conductive layer for the gate despite the gate constituting the same NMOS transistor. In other words, when the dopant is doped in situ, the impurity diffuses into the gate insulating film from the beginning of the deposition of the polysilicon layer, resulting in a larger Vfb shift amount than the ion implantation after the deposition of the polysilicon layer is completed. The Vt shift amount was larger for the gate insulating film. Gm also showed better value when the ion implantation after the deposition of the polysilicon layer was completed compared to the case of doping in situ. Therefore, when the gate is formed of conductive polysilicon, it is advantageous to form the conductive layer by forming a non-conductive polysilicon layer first and then ion implanting impurities.

특히 고유전막을 MOS 트랜지스터의 게이트 절연막으로 적용하는 데 있어서, Vt 값을 가능한 낮추기 위하여는 게이트 전극으로부터 확산되는 불순물의 양을 최소화할 필요가 있으며, 불순물의 영향을 받더라도 고유전막 마다 NMOS 트랜지스터 및 PMOS 트랜지스터에서의 Vfb 시프트량 또는 Vt 시프트량의 차이가 발생한다는 사실로부터 본 발명에서와 같이 NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각 최적의 결과를 얻을 수 있도록 이종의 게이트 절연막을 채용함으로써 목표로 하는 Vt 값을 용이하게 달성할 수 있다. In particular, in applying the high dielectric film as the gate insulating film of the MOS transistor, in order to reduce the Vt value as much as possible, it is necessary to minimize the amount of impurities diffused from the gate electrode.Even if the impurities are affected, the NMOS transistor and the PMOS transistor for each high dielectric film From the fact that there is a difference between the Vfb shift amount or the Vt shift amount in the NMOS transistor and the PMOS transistor as in the present invention, it is possible to easily achieve the target Vt value by employing heterogeneous gate insulating films so as to obtain optimum results in the NMOS transistor and the PMOS transistor, respectively. Can be achieved.

도 6a, 도 6b 및 도 6c는 각각 본 발명에 따른 방법에 의해 제조된 반도체 소자에서 게이트 절연막을 구성하는 Al2O3막의 식각액 및 스트리퍼에 대한 식각율을 평가한 결과를 나타내는 그래프들이다. 6A, 6B and 6C are graphs showing the results of evaluating the etching rate of the etching liquid and the stripper of the Al 2 O 3 film constituting the gate insulating film in the semiconductor device manufactured by the method according to the present invention, respectively.

도 6a, 도 6b 및 도 6c의 평가를 위하여, Si 웨이퍼상에 Hf-실리케이트(HfSiO) 박막을 형성하고, 그 위에 Al2O3막 형성을 위한 ALD 공정에 의한 증착 사이클을 6 사이클 진행하여 약 0.5nm의 Al2O3막을 형성한 직후 (도 6a), 750℃에서 N2 분위기로 30초 동안 열처리 한 후 (도 6b), 그리고 850℃에서 N2 분위기로 30초 동안 열처리한 후 (도 6c)의 각각의 경우에 얻어진 샘플들에 대하여 식각액 및 스트리퍼에 의한 Al2O3막의 식각량을 평가하였다. 도 6a, 도 6b 및 도 6c에는 상기 식각액으로서 순수에 의해 500:1로 희석된 DHF (diluted HF)를 사용하여 상기 Al2O3막을 30초 동안 식각한 경우(●)와, 통상의 스트리퍼인 시판되는 "EKC" (EKC Technology 제조, 미국 캘리포니아)를 사용하여 상기 Al2O3막을 식각한 경우(▲)의 결과가 나타나 있다. 또한, 도 6a, 도 6b 및 도 6c에는 웨이퍼 상면으로부터 HfSiO 박막 상면까지의 두께(실선)와, 웨이퍼 상면으로부터 Al2O3막 상면까지의 두께(■)가 함께 나타나 있다. 도 6a, 도 6b 및 도 6c에서의 각 측정 데이타는 웨이퍼의 센터 위치를 0으로 하고, 웨이퍼 에지의 위치를 14로 하였을 때 상기 센터로부터 에지까지의 상대적인 위치에 따라 14 지점에서 측정된 것이며, 그 상대적인 웨이퍼 위치를 각 그래프의 횡축에 나타내었다. For evaluation of FIGS. 6A, 6B, and 6C, an Hf-silicate (HfSiO) thin film was formed on a Si wafer, and the deposition cycle by the ALD process for forming an Al 2 O 3 film thereon was carried out for about 6 cycles. Immediately after the formation of the Al 2 O 3 film of 0.5 nm (Fig. 6a), after heat treatment for 30 seconds in N 2 atmosphere at 750 ℃ (Fig. 6b), and after heat treatment for 30 seconds in N 2 atmosphere at 850 ℃ (Fig. For the samples obtained in each case of 6c), the amount of etching of the Al 2 O 3 film by the etchant and stripper was evaluated. 6A, 6B and 6C show that the Al 2 O 3 membrane was etched for 30 seconds using DHF (diluted HF) diluted 500: 1 with pure water as the etchant (●) and is a conventional stripper. The result of etching the Al 2 O 3 membrane using commercially available "EKC" (manufactured by EKC Technology, California, USA) is shown. 6A, 6B, and 6C show the thickness (solid line) from the upper surface of the wafer to the upper surface of the HfSiO thin film and the thickness (■) from the upper surface of the wafer to the upper surface of the Al 2 O 3 film. 6A, 6B and 6C are measured at 14 points according to the relative position from the center to the edge when the center position of the wafer is 0 and the position of the wafer edge is 14. Relative wafer positions are shown on the horizontal axis of each graph.

도 7a, 도 7b, 도 7c 및 도 7d는 각각 Al2O3막 형성을 위한 ALD 공정에 의한 증착 사이클을 12 사이클 진행하여 약 1nm의 Al2O3막을 형성하고, Al2O3막의 열처리 온도를 750℃, 850℃ 및 950℃로 하고, DHF로서 순수에 의해 200:1로 희석된 DHF를 사용한 것을 제외하고, 도 6a 내지 도 6c의 평가시와 동일한 조건하에서 펑가한 결과를 나타내는 그래프들이다. 7A, 7B, 7C, and 7D show an Al 2 O 3 film having a thickness of about 1 nm by performing 12 deposition cycles by an ALD process for forming an Al 2 O 3 film, respectively, and the heat treatment temperature of the Al 2 O 3 film. Are 750 ° C., 850 ° C. and 950 ° C., except that DHF diluted 200: 1 with pure water was used as the DHF, and the graphs show the results obtained under the same conditions as in the evaluation of FIGS. 6A to 6C.

본 발명에 따른 반도체 소자의 제조 방법에 있어서, 도 1f에 나타낸 포토레지스트 패턴(134)을 제거하기 위한 스트립 과정에서 Al2O3막은 식각되지 않아야 한다. 그러나, 도 6a 내지 도 6c와 도 7a 내지 도 7d의 결과에서와 같이, 증착 직후의 Al2O3막의 경우는 스트리퍼에 의해 소정량 제거된다. In the method of manufacturing a semiconductor device according to the present invention, the Al 2 O 3 film should not be etched in a strip process for removing the photoresist pattern 134 shown in FIG. 1F. However, as in the results of Figs. 6A to 6C and 7A to 7D, in the case of the Al 2 O 3 film immediately after deposition, a predetermined amount is removed by the stripper.

6 사이클의 ALD 공정에 의해 Al2O3막을 형성한 경우에는 850℃ 이상의 온도에서 후속 열처리 공정을, 12 사이클의 ALD 공정에 의해 Al2O3막을 형성한 경우에는 950℃ 이상의 온도에서 후속 열처리 공정을 실시한 후에 스트리퍼에 의해 식각되지 않는 것을 도 6c 및 도 7d에서 알 수 있다. 또한, 850℃에서 후속 열처리가 실시된 도 6c의 경우의 Al2O3막과, 950℃에서 후속 열처리가 실시된 도 7d의 경우의 Al2O3막은 각각 500:1 DHF 용액 및 200:1 DHF 용액에서 30초의 짧은 시간 동안 모두 제거된 것을 알 수 있다. 따라서, Al2O3막을 형성한 후에 적당한 온도에서의 후속 열처리는 반드시 필요한 것으로 판단된다. When a film is formed Al 2 O 3 by the ALD process of the six cycles in the case of forming the subsequent heat treatment process at at least 850 ℃ temperature, by an ALD process, a 12-cycle Al 2 O 3 film, the subsequent heat treatment process at at least 950 ℃ temperature It can be seen in FIGS. 6C and 7D that the wafer is not etched by the stripper after performing the step. Further, at 850 ℃ each Al 2 O 3 film in the case of a subsequent heat treatment conducted Figure 6c and, 950 ℃ in the case of a subsequent heat treatment conducted Figure 7d Al 2 O 3 film is 500: 1 DHF solution and 200: 1 It can be seen that all of the DHF solution was removed for a short time of 30 seconds. Therefore, it is judged that subsequent heat treatment at an appropriate temperature is necessary after the formation of the Al 2 O 3 film.

도 8a 및 도 8b는 각각 본 발명에 따른 방법에 의해 제조된 반도체 소자에서 NMOS 및 PMOS에서 HfSiO 박막 위에 형성되는 Al2O3막 형성을 위한 ALD 사이클 수에 따른 C-V 특성을 나타낸 그래프이다. 8A and 8B are graphs showing CV characteristics according to the number of ALD cycles for forming Al 2 O 3 films formed on HfSiO thin films in NMOS and PMOS in semiconductor devices manufactured by the method according to the present invention, respectively.

도 8a 및 도 8b의 평가를 위하여, 웨이퍼상에 HfSiO 박막을 형성하고, 그 위에 Al2O3막을 ALD 공정으로 0 사이클(A0), 1 사이클(A1), 3 사이클(A3) 및 6 사이클(A6) 진행한 후, NMOS (도 8a) 및 PMOS (도 8b) 각각에 대하여 인가 전압에 따른 커패시턴스를 측정하였다. 도 8a 및 도 8b에서, HfSiO 박막 위에 Al2O3를 각각 1, 3, 6 사이클 증착 하면 NMOS 및 PMOS의 Vt는 양의 방향으로 시프트하는 것을 알 수 있다. 그러나, PMOS의 경우 Al2O3를 3 사이클 이상 증착하면 Vt가 양의 방향으로 비정상적으로 시프트하는 현상이 관찰된다. 이는 결과는 붕소 침투로 인해 야기되는결과라고 판단된다. 즉, Al2O3막의 두께가 증가할수록 붕소 침투가 심해짐을 알 수 있다. For evaluation of FIGS. 8A and 8B, an HfSiO thin film was formed on a wafer, and an Al 2 O 3 film was formed thereon in an ALD process with 0 cycles (A0), 1 cycle (A1), 3 cycles (A3), and 6 cycles ( A6), the capacitance according to the applied voltage was measured for each of the NMOS (FIG. 8A) and the PMOS (FIG. 8B). 8A and 8B, it can be seen that when 1, 3, and 6 cycles of Al 2 O 3 are deposited on the HfSiO thin film, the Vt of the NMOS and the PMOS is shifted in the positive direction. However, in the case of PMOS, Vt is abnormally shifted in the positive direction when Al 2 O 3 is deposited three or more cycles. This result is believed to be caused by boron infiltration. That is, as the thickness of the Al 2 O 3 film increases, it can be seen that the boron penetration is increased.

따라서, PMOS에서 Al2O3막을 게이트 절연막으로 사용하기 위해서는 붕소 침투를 막아 줄 수 있는 방법이 필요하다. 붕소 침투를 막기 위하여는 게이트 절연막을 질화 처리하거나 게이트 전극 구성 물질인 폴리실리콘과 게이트 절연막과의 사이에 금속막을 삽입하는 방법을 고려할 수 있다. Therefore, in order to use the Al 2 O 3 film as the gate insulating film in the PMOS, a method capable of preventing boron penetration is needed. In order to prevent boron infiltration, a method of nitriding the gate insulating film or inserting a metal film between the gate insulating film polysilicon and the gate insulating film may be considered.

도 9a 및 도 9b는 게이트 전극인 폴리실리콘층(1500Å)과 게이트 절연막(SiO2막, 8Å)과의 사이에 TaN으로 이루어지는 금속 질화막(40Å)을 삽입한 경우 (■, TaN/Poly-Si)와, 상기 금속 질화막을 형성하지 않은 경우(□, Poly-Si), NMOS 및 PMOS에서의 MOS 커패시턴스를 측정한 결과를 나타내는 C-V 커브이다. 9A and 9B show a case where a metal nitride film 40Å made of TaN is inserted between a polysilicon layer 1500 층, which is a gate electrode, and a gate insulating film (SiO 2 film, 8Å) (TaN / Poly-Si) And the CV curve which shows the result of having measured the MOS capacitance in NMOS and PMOS, when the said metal nitride film is not formed ((square), Poly-Si).

도 9a 및 도 9b에서, 폴리실리콘층과 게이트 절연막과의 사이에 상기 금속 질화막을 삽입함으로써 게이트 디플리션에 따른 문제를 해결해 줄 수 있음을 알 수 있다. 또한, 상기 금속 질화막에 의하여 PMOS에서 붕소 침투를 효과적으로 막을 수 있다. 9A and 9B, it can be seen that the problem caused by gate depletion can be solved by inserting the metal nitride film between the polysilicon layer and the gate insulating film. In addition, the boron infiltration in the PMOS can be effectively prevented by the metal nitride film.

본 발명에 따른 반도체 소자는 고유전막을 트랜지스터의 게이트 절연막으로 채용하는 CMOS 소자를 구성하는 데 있어서 NMOS 트랜지스터 및 PMOS 트랜지스터 각각에서 최적의 Vt를 얻을 수 있도록 하기 위하여 NMOS 트랜지스터 및 PMOS 트랜지스터 각각 독립적으로 이종의 고유전막을 채용한다. 즉, NMOS 트랜지스터는 HfO2막 을 포함하는 게이트 절연막을 구비하고 PMOS 트랜지스터에서는 HfO2막과 Al2O3막과의 복합막을 포함하는 게이트 절연막을 구비함으로써 NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각 목표로 하는 Vt를 용이하게 달성할 수 있다. In the semiconductor device according to the present invention, in order to obtain an optimum Vt in each of the NMOS transistors and the PMOS transistors in forming a CMOS device employing the high dielectric film as the gate insulating film of the transistor, the NMOS transistors and the PMOS transistors are independently heterogeneous. High dielectric film is adopted. In other words, the NMOS transistor includes a gate insulating film including an HfO 2 film, and the PMOS transistor includes a gate insulating film including a composite film of an HfO 2 film and an Al 2 O 3 film. Can be easily achieved.

또한, 본 발명에 따른 반도체 소자의 제조 방법에서는 NMOS 트랜지스터 및 PMOS 트랜지스터에서 각각의 게이트 절연막을 이종의 고유전막으로 형성하는 데 있어서, 게이트를 구성하는 폴리실리콘층과 게이트 절연막과의 사이에 금속 질화막을 삽입함으로써 PMOS 영역에서 도판트 침투에 따른 문제를 방지할 수 있는 동시에 NMOS 영역 및 PMOS 영역에서 게이트 디플리션(depletion) 문제를 해결할 수 있다. Further, in the method of manufacturing a semiconductor device according to the present invention, in forming the gate insulating film as a heterogeneous high dielectric film in the NMOS transistor and the PMOS transistor, a metal nitride film is formed between the polysilicon layer constituting the gate and the gate insulating film. Insertion can prevent problems due to dopant penetration in the PMOS region and solve gate depletion problems in the NMOS region and the PMOS region.

따라서, 고유전막을 게이트 절연막으로 사용하여 고집적화된 반도체 소자를 제조하는 데 있어서 게이트 절연막의 신뢰성을 확보할 수 있으며, NMOS 트랜지스터 및 PMOS 트랜지스터 각각에서 정상적인 Vt를 확보함으로써 최적의 동작 특성을 제공할 수 있는 반도체 소자를 제공할 수 있다. Therefore, in the fabrication of highly integrated semiconductor devices using the high dielectric film as the gate insulating film, the reliability of the gate insulating film can be ensured, and the optimal operating characteristics can be provided by securing the normal Vt in each of the NMOS transistor and the PMOS transistor. A semiconductor device can be provided.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다. In the above, the present invention has been described in detail with reference to preferred embodiments, but the present invention is not limited to the above embodiments, and various modifications and changes by those skilled in the art within the scope of the technical idea of the present invention. This is possible.

Claims (40)

반도체 기판에 형성된 N형 채널 영역을 가지는 제1 트랜지스터와, 상기 반도체 기판에 형성된 P형 채널 영역을 가지는 제2 트랜지스터를 포함하고, A first transistor having an N-type channel region formed in the semiconductor substrate, and a second transistor having a P-type channel region formed in the semiconductor substrate, 상기 제1 트랜지스터는 HfO2막을 가지는 제1 게이트 절연막과, 상기 HfO2막에 접해 있는 제1 금속 질화막 및 N형 불순물로 도핑된 폴리실리콘층의 적층 구조로 이루어지는 제1 게이트 도전층을 포함하고, Wherein the first transistor comprises a first gate conductive layer of a first gate insulating film, a poly-laminated structure of a silicon layer doped with the first metal nitride film and the N-type impurity in contact with the HfO 2 film having HfO 2 film, 상기 제2 트랜지스터는 HfO2막과 Al2O3막과의 복합막을 가지는 제2 게이트 절연막과, 상기 Al2O3막에 접해 있는 제2 금속 질화막 및 P형 불순물로 도핑된 폴리실리콘층의 적층 구조로 이루어지는 제2 게이트 도전층을 포함하는 것을 특징으로 하는 반도체 소자. The second transistor includes a second gate insulating film having a composite film of an HfO 2 film and an Al 2 O 3 film, a second metal nitride film in contact with the Al 2 O 3 film, and a polysilicon layer doped with P-type impurities. A semiconductor device comprising a second gate conductive layer made of a structure. 삭제delete 제1항에 있어서, The method of claim 1, 상기 제1 게이트 절연막은 상기 N형 채널 영역과 상기 HfO2막과의 사이에 형성된 저유전 물질로 이루어지는 제1 인터페이스층을 더 가지는 것을 특징으로 하는 반도체 소자. And the first gate insulating layer further comprises a first interface layer made of a low dielectric material formed between the N-type channel region and the HfO 2 film. 제3항에 있어서, The method of claim 3, 상기 제1 인터페이스층은 실리콘 산화막, 실리콘 산화질화막, 실리케이트막, 또는 이들의 조합으로 이루어지는 것을 특징으로 하는 반도체 소자. And the first interface layer comprises a silicon oxide film, a silicon oxynitride film, a silicate film, or a combination thereof. 제3항에 있어서, The method of claim 3, 상기 제1 인터페이스층은 0.2 ∼ 15Å의 두께를 가지는 것을 특징으로 하는 반도체 소자. The first interface layer has a thickness of 0.2 to 15 GHz. 제3항에 있어서, The method of claim 3, 상기 HfO2막은 0.2 ∼ 50Å의 두께를 가지는 것을 특징으로 하는 반도체 소자. The HfO 2 film has a thickness of 0.2 to 50 GPa. 제1항에 있어서, The method of claim 1, 상기 제2 게이트 절연막은 상기 P형 채널 영역과 상기 복합막과의 사이에 형성된 저유전 물질로 이루어지는 제2 인터페이스층을 더 가지는 것을 특징으로 하는 반도체 소자. And the second gate insulating film further comprises a second interface layer made of a low dielectric material formed between the P-type channel region and the composite film. 제7항에 있어서, The method of claim 7, wherein 상기 제2 인터페이스층은 실리콘 산화막, 실리콘 산화질화막, 실리케이트막, 또는 이들의 조합으로 이루어지는 것을 특징으로 하는 반도체 소자. And the second interface layer is formed of a silicon oxide film, a silicon oxynitride film, a silicate film, or a combination thereof. 제7항에 있어서, The method of claim 7, wherein 상기 제2 인터페이스층은 0.2 ∼ 15Å의 두께를 가지는 것을 특징으로 하는 반도체 소자. And the second interface layer has a thickness of 0.2 to 15 kHz. 제7항에 있어서, The method of claim 7, wherein 상기 복합막에서 상기 HfO2막 및 Al2O3막은 각각 0.2 ∼ 50Å의 두께를 가지는 것을 특징으로 하는 반도체 소자. The HfO 2 film and the Al 2 O 3 film in the composite film, each of the semiconductor device, characterized in that the thickness of 0.2 ~ 50Å. 삭제delete 제1항에 있어서, The method of claim 1, 상기 제1 금속 질화막 및 제2 금속 질화막은 각각 0.2 ∼ 50Å의 두께를 가지는 것을 특징으로 하는 반도체 소자. And the first metal nitride film and the second metal nitride film each have a thickness of 0.2 to 50 kPa. 제1항에 있어서, The method of claim 1, 상기 제1 금속 질화막 및 제2 금속 질화막은 각각 W, Mo, Ti, Ta, Al, Hf, Zr, Si 및 Al 중에서 선택되는 적어도 하나의 금속 원자와 질소 원자를 포함하는 물질로 이루어진 것을 특징으로 하는 반도체 소자. The first metal nitride film and the second metal nitride film are each made of a material including at least one metal atom selected from W, Mo, Ti, Ta, Al, Hf, Zr, Si and Al and a nitrogen atom. Semiconductor device. 제1항에 있어서, The method of claim 1, 상기 제1 게이트 절연막 및 제2 게이트 절연막은 서로 다른 두께를 가지는 것을 특징으로 하는 반도체 소자. And the first gate insulating film and the second gate insulating film have different thicknesses. 제1항에 있어서, The method of claim 1, 상기 제2 게이트 절연막이 상기 제1 게이트 절연막보다 더 큰 두께를 가지는 것을 특징으로 하는 반도체 소자. And the second gate insulating film has a larger thickness than the first gate insulating film. 제1 도전형 채널을 가지는 제1 MOS 영역과 제1 도전형과 반대인 제2 도전형 채널을 가지는 제2 MOS 영역을 가지는 반도체 기판을 준비하는 단계와, Preparing a semiconductor substrate having a first MOS region having a first conductivity type channel and a second MOS region having a second conductivity type channel opposite to the first conductivity type; 상기 제1 MOS 영역 및 제2 MOS 영역에 제1 고유전막을 형성하는 단계와, Forming a first high dielectric film in the first MOS region and the second MOS region; 상기 제1 고유전막을 어닐링하는 단계와, Annealing the first high dielectric film; 상기 어닐링된 제1 고유전막 위에 상기 제1 고유전막과는 다른 조성을 가지는 제2 고유전막을 형성하는 단계와, Forming a second high dielectric film having a composition different from that of the first high dielectric film on the annealed first high dielectric film; 상기 제1 MOS 영역 및 제2 MOS 영역에 각각 상기 제2 고유전막이 있는 상태에서 상기 제2 고유전막을 어닐링하는 단계와, Annealing the second high dielectric film in a state where the second high dielectric film is present in the first MOS region and the second MOS region, respectively; 상기 제1 MOS 영역 및 제2 MOS 영역 중 선택된 하나의 영역에서 상기 어닐링된 제1 고유전막이 노출되도록 상기 선택된 하나의 영역에서만 상기 어닐링된 제2 고유전막을 선택적으로 제거하는 단계와, Selectively removing the annealed second high dielectric layer only in the selected one region such that the annealed first high dielectric layer is exposed in a selected one of the first MOS region and the second MOS region; 상기 제1 고유전막 및 제2 고유전막 위에 각각 금속 질화막 및 폴리실리콘층의 적층 구조로 이루어지는 게이트 형성용 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. And forming a gate forming conductive layer on the first high dielectric film and the second high dielectric film, each of which includes a stacked structure of a metal nitride film and a polysilicon layer. 제16항에 있어서, The method of claim 16, 상기 제1 고유전막을 형성하기 전에, 상기 반도체 기판상의 제1 MOS 영역 및 제2 MOS 영역에 저유전 물질로 이루어지는 인터페이스층을 형성하는 단계를 더 포 함하는 것을 특징으로 하는 반도체 소자의 제조 방법. And forming an interface layer made of a low dielectric material in the first MOS region and the second MOS region on the semiconductor substrate before forming the first high dielectric film. 제17항에 있어서, The method of claim 17, 상기 인터페이스층은 실리콘 산화막, 실리콘 산화질화막, 실리케이트막, 또는 이들의 조합으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법. The interface layer is made of a silicon oxide film, silicon oxynitride film, silicate film, or a combination thereof. 제17항에 있어서, The method of claim 17, 상기 인터페이스층은 0.2 ∼ 15Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법. The interface layer is a manufacturing method of a semiconductor device, characterized in that formed in a thickness of 0.2 ~ 15Å. 제16항에 있어서, The method of claim 16, 상기 제1 MOS 영역 및 제2 MOS 영역은 각각 NMOS 영역 및 PMOS 영역이고, The first MOS region and the second MOS region are NMOS region and PMOS region, respectively 상기 선택된 하나의 영역은 NMOS 영역이고, The selected one region is an NMOS region, 상기 제1 고유전막은 HfO2막인 것을 특징으로 하는 반도체 소자의 제조 방법. The first high dielectric film is a method of manufacturing a semiconductor device, characterized in that the HfO 2 film. 제20항에 있어서, The method of claim 20, 상기 제1 고유전막을 어닐링하는 단계는 750 ∼ 1050℃의 온도하에서 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법. The annealing of the first high dielectric film is carried out at a temperature of 750 ~ 1050 ℃. 제20항에 있어서, The method of claim 20, 상기 제1 고유전막을 어닐링하는 단계는 N2, NO, N2O, NH3 및 O2로 이루어지는 군에서 선택되는 적어도 하나의 가스 분위기 하에서 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법. The annealing of the first high-k dielectric film is performed in at least one gas atmosphere selected from the group consisting of N 2 , NO, N 2 O, NH 3 and O 2 . 제20항에 있어서, The method of claim 20, 상기 제1 고유전막은 0.2 ∼ 50Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법. The first high dielectric film is a method of manufacturing a semiconductor device, characterized in that formed in a thickness of 0.2 to 50 kPa. 제20항에 있어서, The method of claim 20, 상기 제2 고유전막은 Al2O3막인 것을 특징으로 하는 반도체 소자의 제조 방법. The second high dielectric film is an Al 2 O 3 film manufacturing method of a semiconductor device. 제24항에 있어서, The method of claim 24, 상기 제2 고유전막을 어닐링하는 단계는 400 ∼ 950℃의 온도하에서 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법. The annealing of the second high dielectric film is carried out at a temperature of 400 ~ 950 ℃ manufacturing method of a semiconductor device. 제24항에 있어서, The method of claim 24, 상기 제2 고유전막을 어닐링하는 단계는 가스가 공급되지 않는 진공 분위기, 또는 N2, NO, N2O, NH3 및 O2로 이루어지는 군에서 선택되는 적어도 하나의 가스 분위기 하에서 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법. The annealing of the second high dielectric film may be performed under a vacuum atmosphere in which no gas is supplied, or at least one gas atmosphere selected from the group consisting of N 2 , NO, N 2 O, NH 3, and O 2 . The manufacturing method of the semiconductor element. 제24항에 있어서, The method of claim 24, 상기 제2 고유전막은 0.2 ∼ 50Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법. The second high dielectric film is a method of manufacturing a semiconductor device, characterized in that formed in a thickness of 0.2 to 50 kPa. 제24항에 있어서, The method of claim 24, 상기 어닐링된 제2 고유전막을 선택적으로 제거하는 단계는 상기 제1 MOS 영역에서 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법. Selectively removing the annealed second high dielectric film is performed in the first MOS region. 제24항에 있어서, The method of claim 24, 상기 어닐링된 제2 고유전막을 선택적으로 제거하는 단계는 상기 어닐링된 제1 고유전막과 상기 어닐링된 제2 고유전막과의 식각 선택비 차이를 이용하여 습식 식각 방법에 의하여 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법. Selectively removing the annealed second high dielectric layer is performed by a wet etching method using an etching selectivity difference between the annealed first high dielectric layer and the annealed second high dielectric layer. Method of manufacturing the device. 제24항에 있어서, The method of claim 24, 상기 어닐링된 제2 고유전막을 선택적으로 제거하는 단계는 HF를 함유하는 세정액을 사용하여 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법. Selectively removing the annealed second high dielectric film is performed using a cleaning liquid containing HF. 제24항에 있어서, The method of claim 24, 상기 어닐링된 제2 고유전막을 선택적으로 제거하는 단계에서는 상기 PMOS 영역 만을 덮는 포토레지스트 패턴을 식각 마스크로 사용하여 NMOS 영역에서 상기 어닐링된 제2 고유전막을 선택적으로 제거하고, In the step of selectively removing the annealed second high dielectric layer, the annealed second high dielectric layer is selectively removed from an NMOS region using a photoresist pattern covering only the PMOS region as an etching mask. 상기 NMOS 영역에서 상기 어닐링된 제2 고유전막이 선택적으로 제거된 후 상기 포토레지스트 패턴은 스트리퍼(stripper)를 사용하여 제거되는 것을 특징으로 하는 반도체 소자의 제조 방법. And after the annealed second high-k dielectric layer is selectively removed in the NMOS region, the photoresist pattern is removed using a stripper. 제24항에 있어서, The method of claim 24, 상기 어닐링된 제2 고유전막을 선택적으로 제거하는 단계는 HF를 함유하는 세정액을 사용하여 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법. Selectively removing the annealed second high-k dielectric film is performed using a cleaning liquid containing HF. 제24항에 있어서, The method of claim 24, 상기 어닐링된 제2 고유전막을 선택적으로 제거한 후 상기 도전층을 형성하기 전에, 상기 어닐링된 제2 고유전막이 선택적으로 제거된 결과물을 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. And annealing the resultant from which the annealed second high dielectric film is selectively removed after selectively removing the annealed second high dielectric film and forming the conductive layer. . 제33항에 있어서, The method of claim 33, wherein 상기 어닐링된 제2 고유전막이 선택적으로 제거된 결과물을 어닐링하는 단계는 N2, NO, N2O, NH3 및 O2로 이루어지는 군에서 선택되는 가스 분위기 하에서 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법. The annealing of the resultant in which the annealed second high dielectric film is selectively removed is performed under a gas atmosphere selected from the group consisting of N 2 , NO, N 2 O, NH 3 and O 2 . Manufacturing method. 제33항에 있어서, The method of claim 33, wherein 상기 어닐링된 제2 고유전막이 선택적으로 제거된 결과물을 어닐링하는 단계는 750 ∼ 1050℃의 온도하에서 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법. And annealing the resultant from which the annealed second high dielectric film is selectively removed is performed at a temperature of 750 to 1050 ° C. 제16항에 있어서, The method of claim 16, 상기 도전층을 형성하는 단계는 Forming the conductive layer is 상기 제1 고유전막 및 제2 고유전막 위에 각각 상기 금속 질화막을 형성하는 단계와, Forming the metal nitride film on the first high dielectric film and the second high dielectric film, respectively; 상기 금속 질화막 위에 비도전성 폴리실리콘층을 형성하는 단계와, Forming a non-conductive polysilicon layer on the metal nitride layer; 상기 비도전성 폴리실리콘층을 불순물로 도핑하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. And fabricating the non-conductive polysilicon layer with impurities. 제36항에 있어서, The method of claim 36, 상기 비도전성 폴리실리콘층을 불순물로 도핑하는 단계는 Doping the non-conductive polysilicon layer with impurities 상기 제1 MOS 영역에서는 상기 비도전성 폴리실리콘층을 상기 제1 도전형의 불순물로 도핑하고, 상기 제2 MOS 영역에서는 상기 비도전성 폴리실리콘층을 상기 제2 도전형의 불순물로 도핑하는 것을 특징으로 하는 반도체 소자의 제조 방법. The non-conductive polysilicon layer is doped with the impurity of the first conductivity type in the first MOS region, and the non-conductive polysilicon layer is doped with the impurity of the second conductivity type in the second MOS region. The manufacturing method of the semiconductor element. 삭제delete 제36항에 있어서, The method of claim 36, 상기 금속 질화막은 0.2 ∼ 50Å의 두께를 가지는 것을 특징으로 하는 반도체 소자의 제조 방법. The metal nitride film has a thickness of 0.2 to 50 kPa. 제36항에 있어서, The method of claim 36, 상기 금속 질화막은 W, Mo, Ti, Ta, Al, Hf, Zr, Si 및 Al 중에서 선택되는 적어도 하나의 금속 원자와 질소 원자를 포함하는 물질로 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법. The metal nitride film is a method of manufacturing a semiconductor device, characterized in that made of a material containing at least one metal atom and a nitrogen atom selected from W, Mo, Ti, Ta, Al, Hf, Zr, Si and Al.
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