KR20040007954A - Method for stacking and packaging semiconductor chips with center pads - Google Patents

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Abstract

PURPOSE: A method for manufacturing a stacked package using a semiconductor chip having a chip pad at the center portion, is provided to be capable of preventing molding material from being unfilled, for improving hardness and decreasing the thickness of the package. CONSTITUTION: A PCB(Printed Circuit Board)(608) is prepared. At this time, the PCB includes ball lands(611) and the first metal pattern formed at the first surface(609), the second metal pattern formed at the second surface(610), and a window formed at the center portion for exposing chip pads of the second semiconductor chip(604). A metal pad layer(606) is formed at the upper portion of the first semiconductor chip(602). At this time, chip pads of the first semiconductor chip are changed to peripheral pads. After attaching the second semiconductor chip to the PCB, the first semiconductor chip is stacked at the upper portion of the second semiconductor chip. After carrying out a wire bonding process at the resultant structure, the first and second semiconductor chip are encapsulated by using molding material. Then, solder balls(618) are attached on the ball lands.

Description

칩 패드가 중앙에 위치하는 반도체 칩을 적층하여 패키징하는 방법{METHOD FOR STACKING AND PACKAGING SEMICONDUCTOR CHIPS WITH CENTER PADS}METHODE FOR STACKING AND PACKAGING SEMICONDUCTOR CHIPS WITH CENTER PADS}

본 발명의 반도체 장치의 패키징 방법에 관한 것으로서, 특히 칩 패드가 중앙에 위치하는 2개의 반도체 칩을 적층하여 패키징하는 방법에 관한 것이다.The present invention relates to a packaging method of a semiconductor device of the present invention, and more particularly, to a method of laminating and packaging two semiconductor chips having a chip pad located at the center thereof.

반도체 장치의 제조에서 적층 패키지(stacked package) 기술은 원칩 솔루션 웨이퍼(one chip solution wafer)의 개발이 이루어지기 전에 개발 완료된 반도체 칩을 사용하여 손쉽게 2배의 밀도를 구현할 수 있다는 이유로 인해 현재 많은 관심을 받고 있다. 이는 2개의 칩을 적층하여 1개의 패키지 내부에 위치시키는 칩 스택(chip stack) 방식과, 이미 패키지로 완성된 것을 적층하는 패키지 스택(package stack) 방식으로 크게 구분될 수 있는데, 패키지 스택 방식은 다시 적층되는 패키지의 타입에 따라 티에스오피(TSOP : Thin Small Outline Package) 스택 패키지 방식과 비지에이(BGA : Ball Grid Array) 스택 패키지 방식으로 구분될 수 있다.In the manufacture of semiconductor devices, stacked package technology is currently attracting much attention because of the fact that it can be easily doubled density using developed semiconductor chips before the development of one chip solution wafers. I am getting it. This can be divided into a chip stack method in which two chips are stacked and placed in one package, and a package stack method in which an already completed package is stacked. Depending on the type of package stacked, it may be classified into a thin small outline package (TSOP) stack package method and a ball grid array (BGA) stack package method.

대용량의 반도체 메모리를 요구하는 시장의 상황에 따라 적층 패키지 기술이 반도체 메모리 장치의 제조에도 적용되고 있다. 관례적으로 메모리 칩들은 칩 패드가 중앙에 위치하므로 칩 스택 방식으로 적층 패키지를 구현하는 경우 도 1에 도시되어 있는 바와 같이 메모리 칩(106, 108)의 칩 패드를 노출시키는 윈도우(window)를 갖는 기판(102, 104)을 반도체 칩(106, 108)의 회로 형성면에 부착하고, 이 기판(102, 104)과 와이어(110, 112, 114)를 통해 반도체 칩(106, 108)들을 서로 전기적으로 연결함으로써 구현된다.According to the situation of the market requiring a large capacity semiconductor memory, multilayer package technology has been applied to the manufacture of semiconductor memory devices. Conventionally, memory chips have a window that exposes chip pads of memory chips 106 and 108 as shown in FIG. The substrates 102 and 104 are attached to the circuit formation surfaces of the semiconductor chips 106 and 108, and the semiconductor chips 106 and 108 are electrically connected to each other through the substrates 102 and 104 and the wires 110, 112 and 114. Is implemented by connecting

그러나 이러한 방법은 상위 반도체 칩(108)에 부착되는 기판(102)으로 인해 몰딩시 몰딩재의 흐름이 좋지 않아 충진되지 않은 부분이 발생하고, 패키지 두께가 불필요하게 두꺼워지는 문제점을 가지고 있다.However, this method has a problem in that, due to the substrate 102 attached to the upper semiconductor chip 108, the unflowed portion of the molding material is not generated due to poor flow of the molding material, and the package thickness is unnecessarily thick.

본 발명은 이와 같은 문제점을 해결하기 위하여 제안된 것으로서, 칩 패드가 중앙에 위치하는 반도체 칩들을 적층하여 패키징할 때 몰딩재가 미충진되는 부분이 발생하지 않아 패키지가 견고하고 전체적인 패키지의 두께가 얇도록 하는 것을 목적으로 한다.The present invention has been proposed to solve such a problem, and when the chip pad is stacked and packaged with the semiconductor chips in the center, the molding material is not filled with no part so that the package is solid and the overall package thickness is thin. It aims to do it.

도 1은 종래의 칩 스택 방식에 의한 패키지의 측단면도.1 is a side cross-sectional view of a package by a conventional chip stack method.

도 2는 웨이퍼 레벨의 반도체 칩을 도시한 도면.2 illustrates a wafer level semiconductor chip.

도 3은 본 발명의 일 실시예에 의한 금속 마스크를 도시한 도면.3 is a view showing a metal mask according to an embodiment of the present invention.

도 4는 본 발명의 일 실시예에 의한 스퍼터링 공정을 설명하는 도면.4 is a view for explaining a sputtering process according to an embodiment of the present invention.

도 5는 본 발명의 일 실시예에 의해 금속 패드 층이 형성된 반도체 칩의 평면도.5 is a plan view of a semiconductor chip having a metal pad layer formed by one embodiment of the present invention.

도 6은 본 발명의 일 실시예에 의한 와이어 본딩, 몰딩 공정을 설명하는 도면.6 is a view for explaining a wire bonding and molding process according to an embodiment of the present invention.

도 7은 본 발명의 다른 실시예에 의한 패키지의 측단면도.Figure 7 is a side cross-sectional view of a package according to another embodiment of the present invention.

도 8은 본 발명의 또 다른 실시예에 의한 금속층 형성, 포토 레지스트 도포 공정을 설명하는 도면.8 is a view for explaining a metal layer forming and photoresist coating step according to another embodiment of the present invention.

도 9는 본 발명의 또 다른 실시예에 의한 에칭 공정을 설명하는 도면.9 is a view for explaining an etching process according to another embodiment of the present invention.

도 10은 본 발명의 또 다른 실시예에 의한 포토 레지스트 제거 공정을 설명하는 도면.10 is a view for explaining a photoresist removing process according to another embodiment of the present invention.

이러한 목적을 이루기 위한 본 발명은 칩 패드가 중앙에 위치하는 제1 및 제2 반도체 칩을 적층하여 패키징하는 방법에 있어서, 제1 면에 볼 랜드(ball land)와 금속 패턴이 형성되어 있고 제2 면에 금속 패턴이 형성되어 있으며 상기 제2 반도체 칩의 칩 패드를 노출시키는 윈도우가 중앙부에 형성되어 있는 기판을 준비하는 단계와, 상기 제1 반도체 칩의 회로 형성면 위에 상기 제1 반도체 칩의 칩 패드를 주변 패드로 변경하는 금속 패드 층을 형성하는 단계와, 상기 윈도우에 의해 상기 제2 반도체 칩의 칩 패드가 노출되도록 상기 기판의 제2 면에 상기 제2 반도체 칩의 회로 형성면을 부착하고, 상기 제2 반도체 칩의 회로 비형성면에 상기 제1 반도체 칩의 회로 비형성면을 부착하는 단계와, 상기 금속 패드 층의 주변 패드와 상기 기판의 제2 면의 금속 패턴을 전기적으로 연결하고, 상기 제2 반도체 칩의 칩 패드와 상기 기판의 제1 면의 금속 패턴을 전기적으로 연결하는 단계와, 상기 제1 및 제2 반도체 칩을 몰딩재를 이용하여 몰딩하는 단계와, 상기 기판의 볼 랜드에 솔더볼을 부착시키는 단계를 포함하는 것을 일 특징으로 한다.In order to achieve the above object, the present invention provides a method of stacking and packaging first and second semiconductor chips having a chip pad located at the center thereof, wherein a ball land and a metal pattern are formed on a first surface thereof, Preparing a substrate having a metal pattern formed on a surface thereof, and having a window formed at a central portion thereof to expose a chip pad of the second semiconductor chip; and forming a chip of the first semiconductor chip on a circuit forming surface of the first semiconductor chip. Forming a metal pad layer for changing the pad to a peripheral pad, and attaching a circuit forming surface of the second semiconductor chip to a second surface of the substrate to expose the chip pad of the second semiconductor chip by the window; Attaching a circuit non-forming surface of the first semiconductor chip to a circuit non-forming surface of the second semiconductor chip, and a metal pattern of a peripheral pad of the metal pad layer and a second surface of the substrate. Electrically connecting, electrically connecting a chip pad of the second semiconductor chip and a metal pattern of the first surface of the substrate, molding the first and second semiconductor chips using a molding material; And attaching solder balls to the ball lands of the substrate.

바람직하게는, 상기 금속 패드 층의 주변 패드와 상기 기판의 제2 면의 금속 패턴은 와이어 본딩에 의해 전기적으로 연결되고, 상기 제2 반도체 칩의 칩 패드와 상기 기판의 제1 면의 금속 패턴도 와이어 본딩에 의해 전기적으로 연결된다. 상기 제1 반도체 칩 위에 금속 패드 층을 형성하는 단계는 상기 금속 패드 층 형성을 위한 패턴을 갖는 금속 마스크를 제조하는 과정과, 상기 제1 반도체 칩의 회로 형성면 위에 상기 금속 마스크를 고정하고 스퍼터링 공정을 통해 금속을 적층하는 과정으로 수행된다.Preferably, the peripheral pad of the metal pad layer and the metal pattern of the second surface of the substrate are electrically connected by wire bonding, and the metal pattern of the chip pad of the second semiconductor chip and the first surface of the substrate is also connected. Electrically connected by wire bonding. The forming of the metal pad layer on the first semiconductor chip may include manufacturing a metal mask having a pattern for forming the metal pad layer, fixing the metal mask on the circuit forming surface of the first semiconductor chip, and sputtering. Through the process of laminating the metal through.

또한 상기 제1 반도체 칩 위에 금속 패드 층을 형성하는 단계는 상기 제1 반도체 칩의 회로 형성면 위에 금속층을 적층하는 과정과, 포토리쏘그래피(photolithography) 공정을 통해 상기 금속 패드 층 형성을 위한 패턴을 상기 금속층에 형성하는 과정으로도 수행된다. 상기 금속층을 적층하는 과정은 스퍼터링 공정을 이용해 상기 제1 반도체 칩 위에 금속을 적층하고, 원하는 금속층 두께로 전해도금을 실시함으로써 수행된다. 상기 금속층에 상기 금속 패드 층 형성을 위한 패턴을 형성한 후 전해도금을 실시하여 원하는 두께로 상기 금속층을 두껍게 하는 과정을 더 포함한다.The forming of the metal pad layer on the first semiconductor chip may include stacking a metal layer on the circuit formation surface of the first semiconductor chip and forming a pattern for forming the metal pad layer through a photolithography process. It is also performed by the process of forming on the metal layer. The stacking of the metal layer is performed by stacking a metal on the first semiconductor chip using a sputtering process, and performing electroplating with a desired metal layer thickness. Forming a pattern for forming the metal pad layer on the metal layer, and further performing the electroplating to thicken the metal layer to a desired thickness.

또한 본 발명은 칩 패드가 중앙에 위치하는 제1 및 제2 반도체 칩을 적층하여 패키징하는 방법에 있어서, 제1 면에 볼 랜드(ball land)가 형성되어 있고 제2 면에 금속 패턴이 형성되어 있는 기판을 준비하는 단계와, 상기 제1 반도체 칩의회로 형성면 위에 상기 제1 반도체 칩의 칩 패드를 주변 패드로 변경하는 금속 패드 층을 형성하는 단계와, 상기 기판의 금속 패턴에 상기 제2 반도체 칩의 칩 패드가 전기적으로 연결되도록 상기 기판의 제2 면에 상기 제2 반도체 칩의 회로 형성면을 부착하고, 상기 제2 반도체 칩의 회로 비형성면에 상기 제1 반도체 칩의 회로 비형성면을 부착하는 단계와, 상기 금속 패드 층의 주변 패드와 상기 기판의 제2 면의 금속 패턴을 전기적으로 연결하는 단계와, 상기 제1 및 제2 반도체 칩을 몰딩재를 이용하여 몰딩하는 단계와, 상기 기판의 볼 랜드에 솔더볼을 부착시키는 단계를 포함하는 것을 다른 특징으로 한다.In addition, the present invention is a method for laminating and packaging the first and second semiconductor chips in which the chip pad is located in the center, a ball land is formed on the first surface and a metal pattern is formed on the second surface Preparing a substrate, forming a metal pad layer on the circuit forming surface of the first semiconductor chip to change the chip pad of the first semiconductor chip into a peripheral pad, and forming the second pattern on the metal pattern of the substrate. The circuit forming surface of the second semiconductor chip is attached to the second surface of the substrate so that the chip pads of the semiconductor chip are electrically connected, and the circuit non-forming of the first semiconductor chip is formed on the circuit non-forming surface of the second semiconductor chip. Attaching a surface, electrically connecting a peripheral pad of the metal pad layer and a metal pattern of a second surface of the substrate, molding the first and second semiconductor chips using a molding material; , Prize And attaching solder balls to the ball lands of the substrate.

바람직하게는, 상기 제2 반도체 칩을 상기 기판에 부착하기 전에 상기 제2 반도체 칩의 회로 형성면 위에 상기 제2 반도체 칩의 칩 패드를 주변 패드로 변경하는 금속 패드 층을 형성한다. 상기 제2 반도체 칩을 상기 기판에 부착하기 전에 상기 제2 반도체 칩에서의 금속 패드 층의 주변 패드에 범프(bump)를 형성하는 단계를 더 포함한다.Preferably, before attaching the second semiconductor chip to the substrate, a metal pad layer is formed on the circuit forming surface of the second semiconductor chip to change the chip pad of the second semiconductor chip into a peripheral pad. Prior to attaching the second semiconductor chip to the substrate, forming a bump in a peripheral pad of the metal pad layer in the second semiconductor chip.

이와 같은 본 발명의 구성에 의하면 웨이퍼 레벨에서 금속 패드 층으로 인해 중앙 패드를 주변 패드로 변경하므로 기판을 적용하는 방법에 비해 생산성이 향상된다. 또한 본 발명에 의한 금속 패드 층은 종전의 기판 보다 두께가 얇아 몰드 흐름이 좋으므로 몰딩시 몰딩재가 미충진되는 부분이 발생하지 않으며, 패키지의 두께도 얇아지므로 전체 패키지의 경박단소화를 실현할 수 있다. 또한 종전의 기판을 적용하는 방법에 비해 기판 접착 공정, 와이어 본딩 공정을 생략할 수 있으므로 공정 비용이 절약되는 이점이 있다.According to this configuration of the present invention, since the center pad is changed to the peripheral pad due to the metal pad layer at the wafer level, the productivity is improved compared to the method of applying the substrate. In addition, since the metal pad layer according to the present invention has a thinner thickness than that of a conventional substrate, the mold flow is good, and thus, a part in which the molding material is not filled during molding does not occur, and the thickness of the package is also thinned, thereby making it possible to realize a thin and short size of the whole package. . In addition, since the substrate bonding process and the wire bonding process can be omitted compared to the conventional method of applying the substrate, there is an advantage that the process cost is reduced.

이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다. 설명의 일관성을 위하여 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention; In the drawings, the same reference numerals are used to indicate the same or similar elements for the sake of consistency of description.

도 2는 웨이퍼 레벨의 반도체 칩을 도시한 도면이다. 반도체 팹에서 제조되어 나온 1장의 웨이퍼(202)에는 수백개의 단일 반도체 칩(204)이 형성된다. 반도체 칩(204)은 도 2에 도시되어 있는 바와 같이 칩 패드(206)가 중앙부에 위치한 중앙 패드 방식이다.2 is a diagram illustrating a semiconductor chip at the wafer level. Hundreds of single semiconductor chips 204 are formed on one wafer 202 fabricated from a semiconductor fab. As illustrated in FIG. 2, the semiconductor chip 204 has a central pad method in which a chip pad 206 is located at the center thereof.

도 2에서와 같이 웨이퍼(202)에 반도체 칩(204)이 형성된 다음에는 반도체 칩(204) 위에 금속 패드 층을 형성한다. 이를 위해 먼저 도 3에 도시되어 있는 바와 같이 수백개의 단위 금속 마스크(302)가 형성된 금속 마스크(301)를 만든다. 금속 마스크(301)를 만들기 위하여 도 2의 웨이퍼(202)와 같은 형상을 갖는 금속판에 식각 또는 펀칭(punching) 공정을 수행하여 반도체 칩(204)의 칩 패드의 위치(304)와, 새롭게 형성하려는 주변 패드의 위치(306)와, 앞의 두 패드(304, 306)를 이어주는 트레이스의 위치(308)에 해당하는 패턴을 형성한다.After the semiconductor chip 204 is formed on the wafer 202 as shown in FIG. 2, a metal pad layer is formed on the semiconductor chip 204. To this end, first, as shown in FIG. 3, a metal mask 301 having hundreds of unit metal masks 302 formed thereon is formed. In order to form the metal mask 301, a metal plate having a shape similar to that of the wafer 202 of FIG. 2 is etched or punched to form the position 304 of the chip pad of the semiconductor chip 204 and newly formed. A pattern is formed that corresponds to the position 306 of the peripheral pad and the position 308 of the trace connecting the two previous pads 304 and 306.

다음에는 도 4에 도시되어 있는 바와 같이, 도 2의 웨이퍼(202)와 도 3의 금속 마스크(301)를 고정핀(402)을 이용하여 부착한 후 스퍼터링 장비(404) 내에 로딩하고, 스퍼터링 공정을 수행하여 금속(406)을 적층한다. 이 때 적층되는 금속(406)으로는 구리(Cu), 알루미늄(Al) 등을 사용한다.Next, as shown in FIG. 4, the wafer 202 of FIG. 2 and the metal mask 301 of FIG. 3 are attached using the fixing pin 402, and then loaded into the sputtering equipment 404, and a sputtering process To stack the metal 406. At this time, copper (Cu), aluminum (Al), or the like is used as the metal 406 to be laminated.

다음에는 스퍼터링 장비(404)로부터 언로딩하여 웨이퍼(202)와 금속 마스크(301)를 분리한다. 이로써 웨이퍼(202) 위에 금속 패드 층(502)이 형성된다.도 5는 하나의 반도체 칩(204) 위에 금속 패드 층(502)이 형성된 것을 도시한 도면으로서, 도 5a는 평면도이고, 도 5b는 측단면도이다. 도 5a에 도시되어 있는 바와 같이 금속 패드 층(502)에는 반도체 칩(204)의 칩 패드(206)의 위치에 형성되는 중앙 패드(504)와, 외부와의 전기적 연결을 위한 주변 패드(506)와, 중앙 패드(504)와 주변 패드(506)를 전기적으로 연결하는 금속 트레이스(metal trace)(508)가 형성된다.Next, the wafer 202 and the metal mask 301 are separated by unloading from the sputtering equipment 404. As a result, a metal pad layer 502 is formed on the wafer 202. FIG. 5 illustrates a metal pad layer 502 formed on one semiconductor chip 204. FIG. 5A is a plan view and FIG. 5B is a view. Side cross section view. As shown in FIG. 5A, the metal pad layer 502 includes a central pad 504 formed at a location of the chip pad 206 of the semiconductor chip 204, and a peripheral pad 506 for electrical connection to the outside. And a metal trace 508 that electrically connects the central pad 504 and the peripheral pad 506.

다음에는 금속 패드 층(502)이 형성된 웨이퍼(202)를 단위 반도체 칩으로 자른다. 도 6은 본 발명의 일 실시예에 의한 와이어 본딩, 몰딩 공정을 설명하는 도면으로서, 상위 반도체 칩(602)의 회로 형성면에는 금속 패드 층(606)이 전술한 바와 같이 형성되고, 하위 반도체 칩(604)의 회로 형성면에는 금속 패드 층이 형성되지 않은 경우이다. 도 6에 도시되어 있는 바와 같이 두 반도체 칩(602, 604)은 회로 비형성면이 서로 마주보도록 하여 부착된다. 반도체 칩(602, 604)의 부착은 절연 접착제를 이용한 열압착 방법으로 이루어질 수 있다. 이렇게 부착된 반도체 칩(602, 604)은 후위 반도체 칩(604)의 회로 형성면이 기판(608)을 향하도록 하여 도 6에 도시되어 있는 바와 같이 기판(608)에 부착된다. 기판(608)은 제1 면(609)에 볼 랜드(611)와 금속 패턴(도시되지 않음)이 형성되어 있고, 제2 면(610)에 금속 패턴(도시되지 않음)이 형성되어 있다. 반도체 칩(608)의 회로 형성면은 기판(608)의 제2 면(610)에 부착된다. 다음에는 와이어(612, 614) 본딩을 차례로 진행한다. 다음에는 반도체 칩(602, 604)과 와이어(612, 614)를 보호하기 위하여 에폭시 몰딩 화합물(epoxy molding compound)과 같은 몰딩재(616)를 이용한 트랜스터 몰딩(transfer molding)을 진행한다. 이상과 같은 공정이 완료된 후 솔더볼(618)을 기판(608)의 제1 면(609)에 형성되어 있는 볼 랜드(611)에 부착하면 패키지가 완료된다.Next, the wafer 202 on which the metal pad layer 502 is formed is cut into unit semiconductor chips. FIG. 6 is a view illustrating a wire bonding and molding process according to an embodiment of the present invention, in which a metal pad layer 606 is formed on a circuit formation surface of an upper semiconductor chip 602 as described above, and a lower semiconductor chip. The metal pad layer is not formed on the circuit formation surface of 604. As shown in FIG. 6, the two semiconductor chips 602 and 604 are attached with the circuit non-forming surfaces facing each other. The semiconductor chips 602 and 604 may be attached by a thermocompression method using an insulating adhesive. The semiconductor chips 602 and 604 thus attached are attached to the substrate 608 as shown in FIG. 6 with the circuit forming surface of the rear semiconductor chip 604 facing the substrate 608. The substrate 608 has a ball land 611 and a metal pattern (not shown) formed on the first surface 609, and a metal pattern (not shown) formed on the second surface 610. The circuit formation surface of the semiconductor chip 608 is attached to the second surface 610 of the substrate 608. Next, the wires 612 and 614 are bonded in sequence. Next, transfer molding using a molding material 616 such as an epoxy molding compound is performed to protect the semiconductor chips 602 and 604 and the wires 612 and 614. After the above process is completed, the solder ball 618 is attached to the ball land 611 formed on the first surface 609 of the substrate 608 to complete the package.

도 7은 본 발명의 다른 실시예에 의한 패키지의 측단면도이다. 도 6의 패키지(600)와 비교할 때 상위 반도체 칩(702)의 회로 형성면 위에 금속 패드 층(706)이 형성될 뿐만 아니라 후위 반도체 칩(704)의 회로 형성면 위에도 금속 패드 층(708)이 형성된다는 점에서 구별된다. 도 7에서 후위 반도체 칩(704)은 플립 칩 기술을 이용하여 금속 패드 층(708)의 주변 패드에 범프(bump)를 형성하여 기판(711)의 금속 패턴에 부착된다.7 is a side cross-sectional view of a package according to another embodiment of the present invention. Compared to the package 600 of FIG. 6, the metal pad layer 706 is formed not only on the circuit formation surface of the upper semiconductor chip 702 but also on the circuit formation surface of the rear semiconductor chip 704. It is distinguished in that it is formed. In FIG. 7, the back semiconductor chip 704 is attached to the metal pattern of the substrate 711 by forming a bump on the peripheral pad of the metal pad layer 708 using flip chip technology.

앞의 실시예에서 금속 패드 층은 금속 마스크를 이용한 스퍼터링 공정에 의해 형성되었으나, 포토리쏘그래피 공정에 의해서도 형성될 수 있다. 이를 위해 도 8에 도시되어 있는 바와 같이 먼저 도 2의 웨이퍼(202) 위에 스퍼터링 공정을 이용하여 씨앗 금속층(seed metal layer)(802)을 형성한다. 다음에는 전해도금 공정에 의해 필요한 두께를 갖는 전해도금층(804)을 형성한다. 그 후 전해도금층(804) 위에 감광막(806)을 도포한다.In the previous embodiment, the metal pad layer is formed by a sputtering process using a metal mask, but may also be formed by a photolithography process. To this end, as shown in FIG. 8, a seed metal layer 802 is first formed on the wafer 202 of FIG. 2 using a sputtering process. Next, an electroplating layer 804 having a thickness required by the electroplating process is formed. Thereafter, a photosensitive film 806 is coated on the electroplating layer 804.

다음에는 중앙 패드를 주변 패드로 변경하는 패턴이 인쇄되어 있는 감광판을 이용하여 감광막(806)에 빛을 조사하면 패턴이 인쇄되어 있지 않은 부분의 감광막(806)은 제거된다. 이 상태에서 에칭 공정을 수행하면 도 9에 도시되어 있는 바와 같이 감광막(806)이 제거된 부분(902)의 아래에 위치하는 전해도금층(804), 씨앗 금속층(802)이 제거된다. 다음에는 웨이퍼(202) 위의 금속층(802, 804)이 원하는 두께가 되도록 전해도금을 다시 실시한다. 전해도금이 완료되면 도 10에서와 같이 감광막(806)을 제거한다. 이로서 중앙 패드를 주변 패드로 변경하는 공정이 완료된다. 이후의 공정은 전술한 실시예와 동일하다.Next, when light is irradiated to the photosensitive film 806 using a photosensitive plate on which a pattern for changing the center pad to a peripheral pad is printed, the photosensitive film 806 in the portion where the pattern is not printed is removed. When the etching process is performed in this state, as shown in FIG. 9, the electroplating layer 804 and the seed metal layer 802 positioned below the portion 902 from which the photosensitive film 806 is removed are removed. Next, electroplating is performed again so that the metal layers 802 and 804 on the wafer 202 have a desired thickness. When the electroplating is completed, the photosensitive film 806 is removed as shown in FIG. 10. This completes the process of changing the center pad to the peripheral pad. The subsequent process is the same as the above-mentioned embodiment.

여기서 설명된 실시예들은 본 발명을 당업자가 용이하게 이해하고 실시할 수 있도록 하기 위한 것일 뿐이며, 본 발명의 범위를 한정하려는 것은 아니다. 따라서 당업자들은 본 발명의 범위 안에서 다양한 변형이나 변경이 가능함을 주목하여야 한다. 본 발명의 범위는 원칙적으로 후술하는 특허청구범위에 의하여 정하여진다.The embodiments described herein are merely intended to enable those skilled in the art to easily understand and practice the present invention, and are not intended to limit the scope of the present invention. Therefore, those skilled in the art should note that various modifications or changes are possible within the scope of the present invention. The scope of the invention is defined in principle by the claims that follow.

이와 같은 본 발명의 구성에 의하면 웨이퍼 레벨에서 금속 패드 층으로 인해 중앙 패드를 주변 패드로 변경하므로 기판을 적용하는 방법에 비해 생산성이 향상된다. 또한 본 발명에 의한 금속 패드 층은 종전의 기판 보다 두께가 얇아 몰드 흐름이 좋으므로 몰딩시 몰딩재가 미충진되는 부분이 발생하지 않으며, 패키지의 두께도 얇아지므로 전체 패키지의 경박단소화를 실현할 수 있다. 또한 종전의 기판을 적용하는 방법에 비해 기판 접착 공정, 와이어 본딩 공정을 생략할 수 있으므로 공정 비용이 절약되는 이점이 있다.According to this configuration of the present invention, since the center pad is changed to the peripheral pad due to the metal pad layer at the wafer level, the productivity is improved compared to the method of applying the substrate. In addition, since the metal pad layer according to the present invention has a thinner thickness than that of a conventional substrate, the mold flow is good, and thus, a part in which the molding material is not filled during molding does not occur, and the thickness of the package is also thinned, thereby making it possible to realize a thin and short size of the whole package. . In addition, since the substrate bonding process and the wire bonding process can be omitted compared to the conventional method of applying the substrate, there is an advantage that the process cost is reduced.

Claims (9)

칩 패드가 중앙에 위치하는 제1 및 제2 반도체 칩을 적층하여 패키징하는 방법에 있어서,In the method for laminating and packaging the first and second semiconductor chips in which the chip pad is located in the center, 제1 면에 볼 랜드(ball land)와 금속 패턴이 형성되어 있고 제2 면에 금속 패턴이 형성되어 있으며 상기 제2 반도체 칩의 칩 패드를 노출시키는 윈도우가 중앙부에 형성되어 있는 기판을 준비하는 단계와,Preparing a substrate on which a ball land and a metal pattern are formed on a first surface, a metal pattern is formed on a second surface, and a window for exposing a chip pad of the second semiconductor chip is formed in a central portion; Wow, 상기 제1 반도체 칩의 회로 형성면 위에 상기 제1 반도체 칩의 칩 패드를 주변 패드로 변경하는 금속 패드 층을 형성하는 단계와,Forming a metal pad layer on the circuit forming surface of the first semiconductor chip to change the chip pad of the first semiconductor chip into a peripheral pad; 상기 윈도우에 의해 상기 제2 반도체 칩의 칩 패드가 노출되도록 상기 기판의 제2 면에 상기 제2 반도체 칩의 회로 형성면을 부착하고, 상기 제2 반도체 칩의 회로 비형성면에 상기 제1 반도체 칩의 회로 비형성면을 부착하는 단계와,The circuit forming surface of the second semiconductor chip is attached to the second surface of the substrate so that the chip pad of the second semiconductor chip is exposed by the window, and the first semiconductor is formed on the circuit non-forming surface of the second semiconductor chip. Attaching a circuit non-forming surface of the chip, 상기 금속 패드 층의 주변 패드와 상기 기판의 제2 면의 금속 패턴을 전기적으로 연결하고, 상기 제2 반도체 칩의 칩 패드와 상기 기판의 제1 면의 금속 패턴을 전기적으로 연결하는 단계와,Electrically connecting a peripheral pad of the metal pad layer and a metal pattern of a second surface of the substrate, and electrically connecting a chip pad of the second semiconductor chip and a metal pattern of the first surface of the substrate; 상기 제1 및 제2 반도체 칩을 몰딩재를 이용하여 몰딩하는 단계와,Molding the first and second semiconductor chips using a molding material; 상기 기판의 볼 랜드에 솔더볼을 부착시키는 단계를Attaching a solder ball to the ball land of the substrate 포함하는 것을 특징으로 하는 패키징 방법.Packaging method comprising a. 제 1 항에 있어서,The method of claim 1, 상기 금속 패드 층의 주변 패드와 상기 기판의 제2 면의 금속 패턴은 와이어 본딩에 의해 전기적으로 연결되고, 상기 제2 반도체 칩의 칩 패드와 상기 기판의 제1 면의 금속 패턴도 와이어 본딩에 의해 전기적으로 연결되는 것을 특징으로 하는 패키징 방법.The peripheral pad of the metal pad layer and the metal pattern of the second surface of the substrate are electrically connected by wire bonding, and the chip pad of the second semiconductor chip and the metal pattern of the first surface of the substrate are also connected by wire bonding. Packaging method characterized in that it is electrically connected. 제 1 항에 있어서,The method of claim 1, 상기 제1 반도체 칩 위에 금속 패드 층을 형성하는 단계는Forming a metal pad layer on the first semiconductor chip 상기 금속 패드 층 형성을 위한 패턴을 갖는 금속 마스크를 제조하는 과정과,Manufacturing a metal mask having a pattern for forming the metal pad layer; 상기 제1 반도체 칩의 회로 형성면 위에 상기 금속 마스크를 고정하고 스퍼터링 공정을 통해 금속을 적층하는 과정을Fixing the metal mask on the circuit forming surface of the first semiconductor chip and laminating metal through a sputtering process 포함하는 것을 특징으로 하는 패키징 방법.Packaging method comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제1 반도체 칩 위에 금속 패드 층을 형성하는 단계는Forming a metal pad layer on the first semiconductor chip 상기 제1 반도체 칩의 회로 형성면 위에 금속층을 적층하는 과정과,Stacking a metal layer on a circuit formation surface of the first semiconductor chip; 포토리쏘그래피 공정을 통해 상기 금속 패드 층 형성을 위한 패턴을 상기 금속층에 형성하는 과정을Forming a pattern for forming the metal pad layer on the metal layer through a photolithography process. 포함하는 것을 특징으로 하는 패키징 방법.Packaging method comprising a. 제 4 항에 있어서,The method of claim 4, wherein 상기 금속층을 적층하는 과정은 스퍼터링 공정을 이용해 상기 제1 반도체 칩 위에 금속을 적층하고, 원하는 금속층 두께로 전해도금을 실시함으로써 수행되는 것을 특징으로 하는 패키징 방법.The process of laminating the metal layer is performed by laminating a metal on the first semiconductor chip using a sputtering process, and performing electroplating to a desired metal layer thickness. 제 4 항에 있어서,The method of claim 4, wherein 상기 금속층에 상기 금속 패드 층 형성을 위한 패턴을 형성한 후 전해도금을 실시하여 원하는 두께로 상기 금속층을 두껍게 하는 과정을 더 포함하는 것을 특징으로 하는 패키징 방법.And forming a pattern for forming the metal pad layer on the metal layer, and performing electroplating to thicken the metal layer to a desired thickness. 칩 패드가 중앙에 위치하는 제1 및 제2 반도체 칩을 적층하여 패키징하는 방법에 있어서,In the method for laminating and packaging the first and second semiconductor chips in which the chip pad is located in the center, 제1 면에 볼 랜드(ball land)가 형성되어 있고 제2 면에 금속 패턴이 형성되어 있는 기판을 준비하는 단계와,Preparing a substrate having a ball land formed on a first surface thereof and a metal pattern formed on a second surface thereof; 상기 제1 반도체 칩의 회로 형성면 위에 상기 제1 반도체 칩의 칩 패드를 주변 패드로 변경하는 금속 패드 층을 형성하는 단계와,Forming a metal pad layer on the circuit forming surface of the first semiconductor chip to change the chip pad of the first semiconductor chip into a peripheral pad; 상기 기판의 금속 패턴에 상기 제2 반도체 칩의 칩 패드가 전기적으로 연결되도록 상기 기판의 제2 면에 상기 제2 반도체 칩의 회로 형성면을 부착하고, 상기 제2 반도체 칩의 회로 비형성면에 상기 제1 반도체 칩의 회로 비형성면을 부착하는 단계와,Attaching a circuit forming surface of the second semiconductor chip to a second surface of the substrate such that the chip pad of the second semiconductor chip is electrically connected to the metal pattern of the substrate, and Attaching a non-circuit forming surface of the first semiconductor chip; 상기 금속 패드 층의 주변 패드와 상기 기판의 제2 면의 금속 패턴을 전기적으로 연결하는 단계와,Electrically connecting a peripheral pad of the metal pad layer and a metal pattern of a second surface of the substrate; 상기 제1 및 제2 반도체 칩을 몰딩재를 이용하여 몰딩하는 단계와,Molding the first and second semiconductor chips using a molding material; 상기 기판의 볼 랜드에 솔더볼을 부착시키는 단계를Attaching a solder ball to the ball land of the substrate 포함하는 것을 특징으로 하는 패키징 방법.Packaging method comprising a. 제 7 항에 있어서,The method of claim 7, wherein 상기 제2 반도체 칩을 상기 기판에 부착하기 전에 상기 제2 반도체 칩의 회로 형성면 위에 상기 제2 반도체 칩의 칩 패드를 주변 패드로 변경하는 금속 패드 층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 패키징 방법.And forming a metal pad layer on the circuit forming surface of the second semiconductor chip to change the chip pad of the second semiconductor chip to a peripheral pad before attaching the second semiconductor chip to the substrate. Packaging method. 제 8 항에 있어서,The method of claim 8, 상기 제2 반도체 칩을 상기 기판에 부착하기 전에 상기 제2 반도체 칩에서의 금속 패드 층의 주변 패드에 범프(bump)를 형성하는 단계를 더 포함하는 것을 특징으로 하는 패키징 방법.And forming a bump on a peripheral pad of the metal pad layer in the second semiconductor chip prior to attaching the second semiconductor chip to the substrate.
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