KR20030006915A - Integrated Circuit chip and manufacturing method thereof and multi chip package - Google Patents

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KR20030006915A
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최일흥
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손해정
김정진
손민영
이진혁
김세진
하웅기
이상협
최희국
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Abstract

PURPOSE: An IC(Integrated Circuit) having a chip pas formed on a cell region, a method for fabricating the same, and a multi-chip package are provided to reduce a chip size by shortening width of a peripheral region according to immigration of a chip pad. CONSTITUTION: A semiconductor substrate(11) has a peripheral region(Aperi) formed between cell regions(Acell1,Acell2). A chip pad wiring pattern(12) is formed on the semiconductor substrate(11). One end portion of the chip pad wiring pattern(12) is located at the peripheral region(Aperi) formed between cell regions(Acell1,Acell2). The chip pad wiring pattern(12) is formed with a conductive material such as aluminium. A final protection layer(16) is formed on the semiconductor substrate(11) in order to cover the chip pad wiring pattern(12). An interlayer dielectric(13) is formed on the final protection layer(16). A rewiring chip pad(15) is formed on the interlayer dielectric(13). A final insulating layer(18) is formed on the rewiring chip pad(15).

Description

칩 패드가 셀 영역 위에 형성된 집적회로 칩과 그 제조 방법 및 멀티 칩 패키지{Integrated Circuit chip and manufacturing method thereof and multi chip package}Integrated circuit chip and manufacturing method and multi chip package having chip pad formed on cell area

본 발명은 반도체 장치와 그 제조 방법에 관한 것으로서, 보다 구체적으로는 칩 패드가 셀 영역(cell area)의 상부에 형성된 집적회로 칩(integrated circuit chip)과 그 제조 방법 및 멀티 칩 패키지(multi chip package)에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to an integrated circuit chip having a chip pad formed on an upper part of a cell area, a method of manufacturing the same, and a multi chip package. ).

전자 산업에 있어서 기술개발의 주요 추세 중의 하나는 소형화이다. 반도체 분야에 있어서도 집적회로 칩의 크기를 축소하는 것이 주요 관심사 중의 하나이며 소형화에 대응하기 위한 칩 패드의 크기 축소와 칩 패드 피치(pitch) 감소에 대한 문제를 해결하기 위한 많은 노력들이 진행되고 있다.One of the major trends in technology development in the electronics industry is miniaturization. In the semiconductor field, reducing the size of an integrated circuit chip is one of the main concerns, and many efforts have been made to solve the problems of chip pad size reduction and chip pad pitch reduction in order to cope with miniaturization.

웨이퍼 조립 공정(wafer fabrication)이 완료된 일반적인 집적회로 칩은 온-칩(on-chip)회로가 형성된 반도체 기판의 활성면(active surface)에 전기신호의 입출력 단자 역할을 하는 칩 패드들이 형성되고 그 칩 패드들을 제외한 활성면에는 질화막과 같은 최종보호막이 덮여있는 구조를 갖는다. 집적회로 칩은 칩 패드의 형성 위치에 따라 센터패드형(center pad type)과 에지패드형(edge pad type)으로 구분된다.In general integrated circuit chips, which have completed wafer fabrication, chip pads serving as input / output terminals of electrical signals are formed on an active surface of a semiconductor substrate on which on-chip circuits are formed. The active surfaces other than the pads have a structure in which a final protective film such as a nitride film is covered. Integrated circuit chips are classified into a center pad type and an edge pad type according to the formation positions of the chip pads.

도 1은 일반적인 센터패드형의 집적회로 칩을 나타낸 평면도이고, 도 2는 도 1의 2-2선에 따른 단면도이며, 도 3은 일반적인 에지패드형의 집적회로 칩을 나타낸 평면도이고, 도 4는 도 3의 4-4선에 따른 단면도이다.1 is a plan view illustrating a general center pad type integrated circuit chip, FIG. 2 is a cross-sectional view taken along line 2-2 of FIG. 1, FIG. 3 is a plan view showing a general edge pad type integrated circuit chip, and FIG. 4 is It is sectional drawing along the 4-4 line | wire of FIG.

도 1과 도 2에 나타나 있듯이 센터패드형의 집적회로 칩(110)은 반도체 기판(111)의 중앙에 칩 패드(112)의 형성을 위한 주변 영역(Aperi)이 확보되어 있고 집적회로가 형성되는 셀 영역(일점쇄선의 내측 영역인 Acell1, Acell2)이 그 외측에 형성된 구조이다. 그리고, 도 3과 도 4에 나타나 있듯이 에지패드형의 집적회로 칩(120)은 반도체 기판(121)의 가장자리에 칩 패드(122)의 형성을 위한 주변 영역(Aperi1,Aperi2)이 확보되고 셀 영역(일점쇄선의 내측 영역인 Acell)이 그 내측에 형성된 구조이다. 참조번호 113과 123은 최종보호막이다.As shown in FIG. 1 and FIG. 2, in the center pad type integrated circuit chip 110, a peripheral area A peri is formed in the center of the semiconductor substrate 111 to form the chip pad 112, and an integrated circuit is formed. The cell regions (A cell 1 and A cell 2 which are inner regions of the dashed line) are formed outside the cell regions. 3 and 4, the peripheral pads A peri 1 and A peri 2 for forming the chip pads 122 are formed at the edges of the semiconductor substrate 121. A cell region (A cell which is an inner region of a dashed line) is secured and formed inside thereof. Reference numerals 113 and 123 are the final protective films.

그러나, 전술한 구조의 집적회로 칩은 칩 패드 배치 형태에 상관없이 칩 사이즈(chip size) 축소에 한계가 있다. 기본적으로 셀 영역(Acell또는 Acell1, Acell2)과 칩 패드 형성을 위한 주변 영역(Aperi또는 Aperi1,Aperi2)을 구비하고 있어야 하기 때문이다. 현재 칩 사이즈의 축소는 전술한 셀 영역과 칩 패드 형성을 위한 영역을 포함하는 주변 영역이 확보된 상태에서 집적도 증가 및 칩 패드 사이즈 감소에 의해 구현되고 있을 뿐이다. 즉, 셀 영역 또는 칩 패드 자체의 형성을 위한 주변 영역 크기를 감소시킴으로써 칩 패드 사이즈 감소를 구현하고 있다.However, the integrated circuit chip of the above-described structure has a limitation in reducing the chip size regardless of the chip pad arrangement. This is because a cell region (A cell or A cell 1, A cell 2) and a peripheral region (A peri or A peri 1, A peri 2) for forming a chip pad should be provided. The reduction of the chip size is currently implemented only by increasing the degree of integration and reducing the chip pad size in a state where the peripheral area including the cell area and the area for forming the chip pad is secured. That is, the chip pad size reduction is realized by reducing the size of the cell region or the peripheral region for forming the chip pad itself.

또한, 전술한 구조의 집적회로 칩은 칩 패드 사이즈 및 패드 피치 감소에 한계가 있다. 반도체 기술의 발전에 따라 칩 패드 사이즈 및 칩 패드 피치가 감소되어 보다 소형이고 핀 수가 증가된 집적회로 칩의 구현이 가능할 수 있게 되었으나, 집적회로 칩의 신뢰성을 입증하기 위해 반도체 웨이퍼 상태에서 진행되는 전기적특성 검사(Electric Die Sorting test)와 전기적 상호 연결(interconnection)이 가능한 기본적인 사이즈를 확보하고 있어야 하기 때문이다. 현재 칩 패드 사이즈 감소 추세에 대응하지 못하고 전기적 특성 검사에 이용되는 탐침의 제작 능력 및 검사의 정확성에서의 기술적 한계가 나타났고 전기적 상호 연결, 예컨대 와이어본딩(wire bonding)과 빔 리드 본딩(beam lead bonding)의 기술적 한계가 나타났다.In addition, the integrated circuit chip of the above-described structure has a limitation in chip pad size and pad pitch reduction. With the development of semiconductor technology, chip pad size and chip pad pitch have been reduced to enable the implementation of smaller and increased pin count integrated circuit chips. This is because the basic size of the electrical die sorting test and the electrical interconnection must be secured. Current technological limitations in the fabrication capability and accuracy of probes used to test electrical properties, which do not respond to the trend of chip pad size reduction, have emerged, and electrical interconnects such as wire bonding and beam lead bonding ) The technical limitations.

더욱이, 전술한 구조의 집적회로 칩을 복수 개 포함하여 구성되는 멀티 칩 패키지의 경우 패키지 사이즈 감소에 제한이 있으며 칩 패드의 위치 제약으로 인하여 패키지 구현에 여러 가지 제약이 있다. 특히 센터패드형 집적회로 칩의 경우 동종 칩의 적층이 어렵고 본딩와이어의 길이가 길어진다.In addition, in the case of a multi-chip package including a plurality of integrated circuit chips having the above-described structure, there is a limitation in reducing the package size and various restrictions in the package implementation due to the position limitation of the chip pads. In particular, in the case of a center pad type integrated circuit chip, stacking of the same type chips is difficult and the length of the bonding wire becomes long.

따라서 본 발명의 목적은 상기한 바와 같은 칩 사이즈 축소의 한계를 극복할 수 있는 집적회로 칩과 그 제조 방법을 제공하는 데에 있다.It is therefore an object of the present invention to provide an integrated circuit chip and a method of manufacturing the same that can overcome the limitations of chip size reduction as described above.

본 발명의 다른 목적은 칩 패드 사이즈와 칩 패드 피치 감소의 한계를 극복할 수 있는 집적회로 칩과 그 제조 방법을 제공하는 데에 있다.Another object of the present invention is to provide an integrated circuit chip and a method of manufacturing the same that can overcome the limitations of chip pad size and chip pad pitch reduction.

본 발명의 또 다른 목적은 칩 패드 배치 구조에 따른 멀티 칩 패키지 구현의 제약을 극복할 수 있는 멀티 칩 패키지를 제공하는 데에 있다.Another object of the present invention is to provide a multi-chip package that can overcome the limitations of the multi-chip package implementation according to the chip pad arrangement structure.

도 1은 일반적인 센터패드형의 집적회로 칩을 나타낸 평면도.1 is a plan view illustrating a general center pad type integrated circuit chip.

도 2는 도 1의 2-2선에 따른 단면도.2 is a cross-sectional view taken along line 2-2 of FIG.

도 3은 일반적인 에지패드형의 집적회로 칩을 나타낸 평면도.3 is a plan view showing a general edge pad type integrated circuit chip.

도 4는 도 3의 4-4선에 따른 단면도.4 is a cross-sectional view taken along line 4-4 of FIG.

도 5 내지 도 8은 본 발명에 따른 집적회로 칩의 제 1실시예를 제조하는 공정을 나타낸 단면도.5 to 8 are cross-sectional views illustrating a process of manufacturing a first embodiment of an integrated circuit chip in accordance with the present invention.

도 9는 본 발명에 따른 집적회로 칩의 제 1실시예의 평면도.9 is a plan view of a first embodiment of an integrated circuit chip according to the present invention;

도 10은 도 9의 "A" 부분의 다른 연결 구조를 나타낸 부분 단면도.FIG. 10 is a partial cross-sectional view showing another connection structure of portion "A" of FIG. 9;

도 11은 도 9의 집적회로 칩에 와이어본딩이 실시된 상태를 나타낸 단면도.FIG. 11 is a cross-sectional view illustrating a state in which wire bonding is performed on the integrated circuit chip of FIG. 9. FIG.

도 12내지 도 14는 본 발명에 따른 집적회로 칩의 제 2실시예의 제조 공정을 나타낸 단면도.12 to 14 are sectional views showing the manufacturing process of the second embodiment of the integrated circuit chip according to the present invention.

도 15 내지 도 17은 본 발명에 따른 집적회로 칩의 제 3실시예의 제조 공정을 나타낸 단면도.15 to 17 are sectional views showing the manufacturing process of the third embodiment of the integrated circuit chip according to the present invention;

도 18은 본 발명에 따른 집적회로 칩의 제 4실시예를 나타낸 단면도.18 is a sectional view showing a fourth embodiment of an integrated circuit chip according to the present invention;

도 19는 본 발명에 따른 집적회로 칩의 제 5실시예를 나타낸 단면도.Fig. 19 is a sectional view showing a fifth embodiment of an integrated circuit chip in accordance with the present invention.

도 20은 본 발명에 따른 집적회로 칩의 제 6실시예를 나타낸 단면도.20 is a sectional view showing a sixth embodiment of an integrated circuit chip in accordance with the present invention;

도 21은 본 발명에 따른 멀티 칩 패키지의 제 1실시예를 나타낸 단면도.21 is a sectional view showing a first embodiment of a multichip package according to the present invention;

도 22는 본 발명에 따른 멀티 칩 패키지의 제 2실시예를 나타낸 단면도.Fig. 22 is a sectional view showing a second embodiment of a multichip package according to the present invention.

도 23은 본 발명에 따른 멀티 칩 패키지의 제 3실시예를 나타낸 단면도.Fig. 23 is a sectional view showing a third embodiment of a multichip package according to the present invention.

도 24는 본 발명에 따른 멀티 칩 패키지의 제 4실시예를 나타낸 단면도.24 is a sectional view showing a fourth embodiment of a multichip package according to the present invention;

도 25는 본 발명에 따른 멀티 칩 패키지의 제 5실시예를 나타낸 단면도.25 is a sectional view showing a fifth embodiment of a multichip package according to the present invention;

도 26은 본 발명에 따른 멀티 칩 패키지의 제 6실시예를 나타낸 단면도.26 is a sectional view showing a sixth embodiment of a multichip package according to the present invention;

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

10,30,50,70,80,90; 집적회로 칩11,51; 반도체 기판10,30,50,70,80,90; Integrated circuit chips 11 and 51; Semiconductor substrate

12,52; 칩 패드 배선패턴13,53; 제 1층간절연막12,52; Chip pad wiring patterns 13 and 53; First interlayer insulating film

14; 개구부15,55; 패드 재배선패턴14; Openings 15 and 55; Pad Rewiring Pattern

16; 최종보호막17,57; 재배치 칩 패드16; Final protective film 17,57; Relocation chip pads

18,58; 최종절연막20a,20b; 제 2층간절연막18,58; Final insulating films 20a and 20b; Second interlayer insulating film

200,300,400,500,600,700; 멀티 칩 패키지200,300,400,500,600,700; Multi-chip package

251,351,451; 기판253,353,453; 기판 회로패턴251,351,451; Substrates 253,353,453; Board Circuit Pattern

257,357,457,557a,557b,657a,657b,757a,757b,757c,757d; 본딩와이어257,357,457,557a, 557b, 657a, 657b, 757a, 757b, 757c, 757d; Bonding Wire

259,359,459,559,659,759; 봉지부261,361,461,561,661,761~764; 접착제259,359,459,559,659,759; Encapsulation 261,361,461,561,661,761 ~ 764; glue

263; 칩간 삽입물271,371,471; 솔더 볼263; Interchip inserts 271,371,471; Solder ball

551,651,751; 리드563; 접착테이프551,651,751; Lead563; Adhesive tape

653,753; 다이패드653,753; Die pad

상기 목적을 달성하기 위하여 본 발명에 따른 집적회로 칩은 셀 영역과 주변 영역을 갖는 반도체 기판과, 그 반도체 기판 위에 형성된 칩 패드 배선패턴과, 그칩 패드 배선패턴을 덮는 최종보호막, 및 칩 패드 배선패턴과 접속되어 셀 영역 위에 형성된 재배치 칩 패드를 포함하는 것을 특징으로 한다. 재배치 칩 패드를 셀 영역의 상부에 형성하고 주변 영역에서 칩 패드의 형성을 위해 준비되는 영역을 마련하지 않도록 하여 칩 사이즈가 감소될 수 있다.In order to achieve the above object, an integrated circuit chip according to the present invention includes a semiconductor substrate having a cell region and a peripheral region, a chip pad wiring pattern formed on the semiconductor substrate, a final protective film covering the chip pad wiring pattern, and a chip pad wiring pattern. And a relocation chip pad connected to the cell region and formed over the cell region. The chip size may be reduced by forming a rearrangement chip pad on the top of the cell region and not providing a region prepared for forming the chip pad in the peripheral region.

여기서, 본 발명에 따른 집적회로 칩은 최종보호막을 덮는 층간절연막을 형성하고 그 위에 재배치 칩 패드를 형성하는 것이 바람직하며, 재배치 칩 패드가 층간절연막 위에 형성되는 패드 재배선패턴과 동일층에 형성되는 것이 바람직하다. 층간절연막은 반도체 기판을 평탄화시키며 형성된 복수 층의 절연막들로 이루어지는 것이 바람직하며, 고밀도 플라즈마(High Density Plasma; HDP) 산화막, 벤조사이클로부텐(Benzocyclobutene; BCB)막, 폴리벤즈옥사졸(polybenzoxazole; PBO)막 및 폴리이미드(polyimide)막중 적어도 어느 하나의 막질이 적합하다. 특히, 고밀도 플라즈마 실리콘산화막(High Density Plasma SiO2막; HDP-SiO2막)이 적합하다. 그리고, 패드 재배선패턴을 덮는 최종절연막은 고밀도 플라즈마 산화막과 폴리이미드막중 적어도 어느 하나인 것이 적합하다. 한편, 층간절연막으로는 제 1층간절연막과 제 2층간절연막이 전면에 걸쳐 형성되도록 하거나 또는 패드 재배선패턴의 재배치 칩 패드 영역이 제 1층간절연막과 접하도록 하여 부분적으로 형성되도록 할 수 있다.Here, in the integrated circuit chip according to the present invention, it is preferable to form an interlayer insulating film covering the final protective film and to form a relocation chip pad thereon, wherein the relocation chip pad is formed on the same layer as the pad rewiring pattern formed on the interlayer insulating film. It is preferable. The interlayer insulating film is preferably composed of a plurality of insulating films formed by planarizing a semiconductor substrate, and includes a high density plasma (HDP) oxide film, a benzocyclobutene (BCB) film, and a polybenzoxazole (PBO) film. The film quality of at least one of a film and a polyimide film is suitable. In particular, a high density plasma silicon oxide film (High Density Plasma SiO 2 film; HDP-SiO 2 film) is suitable. The final insulating film covering the pad redistribution pattern is preferably at least one of a high density plasma oxide film and a polyimide film. On the other hand, the interlayer insulating film may be formed so that the first interlayer insulating film and the second interlayer insulating film are formed over the entire surface, or the rearrangement chip pad region of the pad redistribution pattern is in contact with the first interlayer insulating film.

상기 목적을 달성하기 위한 본 발명에 따른 다른 집적회로 칩은 셀 영역과 주변 영역을 갖는 반도체 기판과, 주변 영역에 형성된 칩 패드와, 반도체 기판 위에 형성되며 칩 패드를 노출시킨 최종보호막과, 그 최종보호막 위에 반도체 기판을 평탄화시키며 형성된 층간절연막과, 그 층간절연막 위에 형성되며 칩 패드와 접속된 패드 재배선패턴과, 그 패드 재배선패턴을 덮는 최종절연막, 및 셀 영역 위에서 패드 재배선패턴을 노출시켜 형성된 재배치 칩 패드를 포함하는 것을 특징으로 한다. 바람직하게는 칩 패드가 센터패드형 배치 구조를 가지며 재배치 칩 패드가 에지패드형 배치 구조를 갖는다.Another integrated circuit chip according to the present invention for achieving the above object is a semiconductor substrate having a cell region and a peripheral region, a chip pad formed in the peripheral region, the final protective film formed on the semiconductor substrate and exposed the chip pad, and the final Exposing an interlayer insulating film formed by planarizing a semiconductor substrate on the passivation layer, a pad redistribution pattern formed on the interlayer insulating film and connected to the chip pad, a final insulating film covering the pad redistribution pattern, and a pad redistribution pattern on the cell region; And a relocation chip pad formed. Preferably, the chip pad has a center pad type arrangement structure and the relocation chip pad has an edge pad type arrangement structure.

상기 목적을 달성하기 위한 본 발명에 따른 집적회로 칩 제조 방법은, ⒜셀 영역과 주변 영역을 포함하는 반도체 기판에 칩 패드 배선패턴을 형성하고 그 위에 최종보호막을 형성하는 단계와, ⒝최종보호막 위에 반도체 기판을 평탄화시키도록 하여 층간절연막을 형성하는 단계와, ⒞칩 패드 배선패턴에 접속되며 층간절연막 위에 패드 재배선패턴을 형성하는 단계, 및 ⒟층간절연막 위에 패드 재배선패턴을 덮으며 셀 영역 상부의 패드 재배선패턴 일부를 노출시켜 재배치 칩 패드를 정의하는 최종절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.An integrated circuit chip manufacturing method according to the present invention for achieving the above object comprises the steps of: forming a chip pad wiring pattern on a semiconductor substrate including a wexel region and a peripheral region, and forming a final protective film thereon; Forming an interlayer insulating film by planarizing the semiconductor substrate; forming a pad redistribution pattern connected to the chip pad wiring pattern; and forming a pad redistribution pattern on the interlayer insulating film; Exposing a portion of the pad redistribution pattern to form a final insulating film defining the relocation chip pads.

여기서, ⒝층간절연막을 형성하는 단계는 제 1층간절연막을 형성하는 단계와 제 2층간절연막을 형성하는 단계로 진행하여 최종보호막과 재배치 칩 패드의 사이에 2층의 층간절연막이 형성되도록 하는 것이 바람직하다. 제 2층간절연막은 제 1층간절연막의 전면에 걸쳐 형성되거나 또는 패드 재배선패턴의 재배치 칩 패드가 제 1층간절연막과 접하도록 부분적으로 형성될 수 있다. 그리고, ⒟최종절연막을 형성하는 단계는 고밀도 실리콘산화막을 형성하는 단계와 폴리이미드막을 형성하는 단계 중의 적어도 어느 한 단계인 것이 바람직하다. 한편, 상기 ⒜단계는 칩 패드배선패턴과 동일층의 주변 영역에서 칩 패드가 형성되도록 하고, 상기 ⒞단계는 그 칩 패드와 접속되는 패드 재배선패턴을 형성되도록 하여 진행될 수도 있다.Here, the step of forming the interlayer insulating film preferably proceeds to forming the first interlayer insulating film and the step of forming the second interlayer insulating film so that two interlayer insulating films are formed between the final protective film and the rearrangement chip pad. Do. The second interlayer insulating film may be formed over the entire surface of the first interlayer insulating film or partially formed so that the rearrangement chip pads of the pad rewiring pattern may contact the first interlayer insulating film. The step of forming the final insulating film is preferably at least one of forming a high density silicon oxide film and forming a polyimide film. On the other hand, the step 되도록 may be performed by forming a chip pad in the peripheral region of the same layer as the chip pad wiring pattern, and the step ⒞ may be performed by forming a pad redistribution pattern connected to the chip pad.

그리고, 상기 목적을 달성하기 위한 본 발명에 따른 멀티 칩 패키지는, 전술한 바와 같이 셀 영역 위에 형성된 재배치 칩 패드를 포함하는 본 발명의 집적회로 칩 복수 개가 기판 위에 수직 또는 수평으로 배치 실장되어 있으며, 집적회로 칩들과 기판이 와이어본딩된 것을 특징으로 한다. 여기서, 집적회로 칩들이 동종 칩인 경우 칩간 삽입물을 개재하여 기판 위에 수직으로 적층되도록 하는 것이 적합하며, 집적회로 칩들이 크기가 서로 다른 경우 크기가 가장 큰 집적회로 칩이 기판에 실장되도록 하고 그 집적회로 칩 위에 크기가 작아지는 순서로 적층하는 것이 적합하다.In addition, in the multi-chip package according to the present invention for achieving the above object, a plurality of integrated circuit chips of the present invention including a repositioning chip pad formed on the cell region as described above is disposed mounted vertically or horizontally on the substrate, Integrated circuit chips and substrates are wire bonded. Here, when the integrated circuit chips are homogeneous chips, it is appropriate to vertically stack on the substrate via inter-chip inserts, and when the integrated circuit chips are different in size, the largest integrated circuit chip is mounted on the substrate and the integrated circuit It is appropriate to stack them in order of decreasing size on the chip.

상기 목적을 달성하기 위한 본 발명에 따른 또 다른 멀티 칩 패키지는, 전술한 바와 같은 셀 영역 위에 형성된 재배치 칩 패드를 포함하는 본 발명의 복수의 제 1칩과 제 2칩이 복수의 리드를 포함하는 리드프레임에 실장되어 있고 집적회로 칩들의 재배치 칩 패드가 리드에 와이어본딩된 것을 특징으로 한다.Another multi-chip package according to the present invention for achieving the above object, the plurality of first chip and the second chip of the present invention including a relocation chip pad formed on the cell region as described above includes a plurality of leads It is mounted on a lead frame and the repositioning chip pad of integrated circuit chips is wire-bonded to the lead.

LOC형 리드프레임인 경우 제 1칩과 제 2칩은 센터패드형으로 재배치 칩 패드가 배열된 집적회로 칩들로서 서로 배면이 부착되도록 하고 재배치 칩 패드가 마주보는 리드 사이에 위치하게 제 1칩이 리드에 부착되도록 하는 것이 적합하다. 다이패드를 갖는 일반적인 형태의 리드프레임인 경우, 제 1칩과 제 2칩은 다이패드의 상면과 하면에 각각 실장되도록 하는 것이 적합하다. 제 1칩과 제 2칩 위에 수직으로 적층된 복수의 집적회로 칩들을 더 포함할 수 있다.In the case of a LOC type lead frame, the first chip and the second chip are integrated circuit chips in which the rearrangement chip pads are arranged in a center pad type so that the rear surface is attached to each other and the first chip is positioned between the leads facing the rearrangement chip pads. It is suitable to be attached to the. In the case of a lead frame having a die pad, the first chip and the second chip are suitably mounted on the top and bottom surfaces of the die pad, respectively. The semiconductor device may further include a plurality of integrated circuit chips vertically stacked on the first chip and the second chip.

이하 첨부도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장된 것이며, 도면을 통틀어 동일한 도면부호는 동일한 구성요소를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art. The thickness of the film and the like in the drawings are exaggerated to emphasize a more clear description, the same reference numerals throughout the drawings represent the same components.

제 1실시예First embodiment

도 5 내지 도 8은 본 발명에 따른 집적회로 칩의 제 1실시예를 제조하는 공정을 나타낸 단면도이고, 도 9는 본 발명에 따른 집적회로 칩의 제 1실시예의 평면도이며, 도 10은 도 9의 "A" 부분의 다른 연결 구조를 나타낸 부분 단면도이고, 도 11은 도 9의 집적회로 칩에 와이어본딩이 실시된 상태를 나타낸 단면도이다.5 to 8 are cross-sectional views illustrating a process of manufacturing a first embodiment of an integrated circuit chip according to the present invention, FIG. 9 is a plan view of a first embodiment of an integrated circuit chip according to the present invention, and FIG. 10 is FIG. FIG. 11 is a partial cross-sectional view illustrating another connection structure of part “A” of FIG. 9, and FIG. 11 is a cross-sectional view illustrating a state in which wire bonding is performed on the integrated circuit chip of FIG. 9.

도 8과 도 9에 도시된 본 발명에 따른 집적회로 칩(10)은, 센터패드형 칩 설계에 따른 집적회로가 형성된 셀 영역(Acell1,Acell2)의 사이에 주변 영역(Aperi)을 갖는 반도체 기판(11)과, 그 반도체 기판(11) 위에 집적회로와 접속되는 칩 패드 배선패턴(12)을 포함한다. 칩 패드 배선패턴(12)은 종래 칩 패드가 형성되는 층에 소정 패턴을 갖는 라인 형태로 형성되며 한 쪽 끝은 셀 영역과 셀 영역 사이의 주변 영역(Aperi)에 위치한다. 주변 영역(Aperi)의 폭은 칩 패드 영역이 확보되어 있지 않고 라인 형태인 일부의 칩 패드 배선패턴(12)만 존재하여 종래에 비하여 좁아져 있다. 이에 따라 반도체 기판(11)은 칩 패드 영역을 위해 필요한 폭 만큼 감소된 전체 폭을 갖는다.The integrated circuit chip 10 according to the present invention illustrated in FIGS. 8 and 9 includes a periphery region A peri between cell regions A cell 1 and A cell 2 in which an integrated circuit according to a center pad type chip design is formed. ) And a chip pad wiring pattern 12 connected to the integrated circuit on the semiconductor substrate 11. The chip pad wiring pattern 12 is formed in the form of a line having a predetermined pattern in a layer where a conventional chip pad is formed, and one end thereof is positioned in the peripheral region A peri between the cell region and the cell region. The width of the peripheral area A peri is not as secured, and only a part of the chip pad wiring patterns 12 in the form of lines exist, which is narrower than in the related art. Accordingly, the semiconductor substrate 11 has an overall width reduced by the width necessary for the chip pad region.

여기서, 주변 영역(Aperi)에 위치하는 칩 패드 배선패턴 부분은 필요에 따라 별도의 주변 회로의 형성시 사용하기 위한 것으로서 불필요할 경우에는 칩 패드 배선패턴(12)이 주변 영역에 위치하지 않고 셀 영역(Acell1,Acell2)에만 위치하도록 할 수 있다. 또한, 칩 패드 배선패턴(12)과 반도체 기판의 집적회로와의 접속은 셀 영역(Acell1,Acell2)이나 주변 영역(Aperi) 어느 위치에서 일어나도 무방하다. 칩 패드 배선패턴(12)의 재질은 전기 전도성이 우수한 금속, 예컨대 알루미늄 재질이 사용될 수 있다.Here, the portion of the chip pad wiring pattern positioned in the peripheral region A peri is for use in forming a separate peripheral circuit as needed. When it is unnecessary, the chip pad wiring pattern 12 is not located in the peripheral region. It may be positioned only in the areas A cell 1 and A cell 2. In addition, the connection between the chip pad wiring pattern 12 and the integrated circuit of the semiconductor substrate may occur in any of the cell regions A cell 1 and A cell 2 or the peripheral region A peri . The material of the chip pad wiring pattern 12 may be a metal having excellent electrical conductivity, such as aluminum.

반도체 기판(11) 위에는 칩 패드 배선패턴(12)을 덮는 최종보호막(16)과, 그 최종보호막(16)을 덮는 층간절연막(13)이 형성되어 있다. 층간절연막(13)은 후술되는 재배치 칩 패드(17)에 와이어본딩(wire bonding) 또는 빔 리드 본딩(beam lead bonding)과 같은 전기적 상호 연결이 이루어지는 과정에서 가해지는 물리적 스트레스(stress)를 지지할 수 있도록 절연 및 강도가 우수한 재질로 구성된다. 층간절연막으로는 고밀도 플라즈마(High Density Plasma; HDP) 산화막, 벤조사이클로부텐(Benzocyclobutene; BCB)막, 폴리벤즈옥사졸(polybenzoxazole; PBO)막 및 폴리이미드(polyimide)막이 적합하다. 그 중에서 층간절연막(13)으로는 물리적 스트레스에 대하여 우수한 강도를 갖는 실란, 산소 및 아르곤 가스를 사용하는 고밀도 플라즈마 산화막, 예컨대 고밀도 플라즈마 실리콘산화막(HDP-SiO2막)이 바람직하다.The final protective film 16 covering the chip pad wiring pattern 12 and the interlayer insulating film 13 covering the final protective film 16 are formed on the semiconductor substrate 11. The interlayer insulating layer 13 may support physical stresses applied during the electrical interconnection such as wire bonding or beam lead bonding to the repositioning chip pads 17 to be described later. It is made of a material that is excellent in insulation and strength. As the interlayer insulating film, a high density plasma (HDP) oxide film, a benzocyclobutene (BCB) film, a polybenzoxazole (PBO) film, and a polyimide film are suitable. Among them, as the interlayer insulating film 13, a high density plasma oxide film using silane, oxygen, and argon gas having excellent strength against physical stress, such as a high density plasma silicon oxide film (HDP-SiO 2 film), is preferable.

층간절연막(13) 위에는 패드 재배선패턴(15)이 소정 패턴으로 형성되어 있다. 패드 재배선패턴(15)은 재배치 칩 패드(17)의 위치를 셀 영역 상부로 재배치하는 배선패턴이다. 패드 재배선패턴(15)의 한 쪽 끝단은 층간절연막(13)으로부터 노출되는 칩 패드 배선패턴(12)과 접속되고 다른 쪽 끝단은 반도체 기판(11)의 가장자리의 셀 영역 상부에 일정한 사이즈를 갖도록 크기가 확장된 영역을 가진다. 칩 패드 배선패턴(12)과의 접속은 도 8의 "A"에 나타나 있듯이 층간절연막(13)에 소정 크기의 구멍을 형성하고 그 구멍에 패드 재배선패턴(15)의 일부가 들어차도록 하는 비아 홀(via hole) 형태로 접속하거나 도 10에 나타나 있듯이 최소한의 크기를 갖는 칩 패드 형태로 칩 패드 배선패턴(12)이 노출되도록 하고 그 칩 패드 배선패턴(12)의 노출된 부분을 덮도록 하여 접속시킬 수 있다. 패드 재배선패턴(15)은 상세하게 도시하지 않았지만 300~500Å 두께의 티타늄(Ti)과 그 위에 약 15000Å 두께의 알루미늄(Al) 및 그 위에 300~500Å 두께의 질화티타늄(TiN) 등 3개의 층으로 구성되도록 하는 것이 바람직하다. 경우에 따라서는 구리, 알루미늄, 아연, 철, 백금, 코발트, 납, 니켈, 또는 그 합금들을 사용할 수 있다.The pad redistribution pattern 15 is formed in a predetermined pattern on the interlayer insulating film 13. The pad redistribution pattern 15 is a wiring pattern for rearranging the position of the rearrangement chip pad 17 to the upper portion of the cell region. One end of the pad redistribution pattern 15 is connected to the chip pad wiring pattern 12 exposed from the interlayer insulating film 13, and the other end thereof has a predetermined size on the cell region of the edge of the semiconductor substrate 11. It has an enlarged area. The connection with the chip pad wiring pattern 12 is a via forming a hole of a predetermined size in the interlayer insulating film 13 as shown in " A " As shown in FIG. 10, the chip pad wiring pattern 12 is exposed and the exposed portion of the chip pad wiring pattern 12 is exposed in the form of a chip pad having a minimum size as shown in FIG. 10. You can connect. Although not shown in detail, the pad redistribution pattern 15 includes three layers, such as titanium (Ti) having a thickness of 300 to 500 kPa, aluminum (Al) having a thickness of about 15000 kPa and titanium nitride (TiN) having a thickness of 300 to 500 kPa thereon. It is preferable to be configured as. In some cases, copper, aluminum, zinc, iron, platinum, cobalt, lead, nickel, or alloys thereof may be used.

그리고, 층간절연막(13) 위에는 패드 재배선패턴(15)을 덮으며 패드 재배선패턴(15)의 일정 부분을 노출시키는 최종절연막(18)이 형성되어 있다. 최종절연막(18)으로부터 노출되는 패드 재배선패턴 부분이 재배치 칩 패드(17)로 정의되어, 패드 재배선패턴(15)과 재배치 칩 패드(17)는 동일층에 위치한다. 한편, 재배치 칩 패드(17)는 반도체 기판(11) 가장자리의 셀 영역 (Acell1,Acell2) 상부에배치되어 있다. 이 재배선 칩 패드(17)에 도 11에서 나타난 바와 같이 전기적 상호 연결 수단 예컨대, 본딩와이어(bonding wire; 99)가 접합될 수 있다. 재배치 칩 패드(17)의 형성 위치는 전기적 상호 연결을 고려하여 필요에 따라 다르게 가져갈 수 있다.The final insulating film 18 is formed on the interlayer insulating film 13 to cover the pad redistribution pattern 15 and expose a portion of the pad redistribution pattern 15. The portion of the pad redistribution pattern exposed from the final insulating film 18 is defined as the redistribution chip pad 17, so that the pad redistribution pattern 15 and the redistribution chip pad 17 are located on the same layer. On the other hand, the rearrangement chip pad 17 is disposed above the cell regions A cell 1 and A cell 2 at the edge of the semiconductor substrate 11. Electrical redistribution means such as bonding wires 99 may be bonded to this redistribution chip pad 17 as shown in FIG. 11. The position of formation of the relocation chip pad 17 may be taken differently as needed in consideration of electrical interconnection.

여기서, 재배치 칩 패드(17)는 마주보는 양쪽 가장자리 부분에 각각 일렬로 배치된 것을 도시하고 있으나 네 가장자리 모두에 배열되는 형태 및 지그재그(zigzag) 형태 등 다양하게 배열 형태를 가질 수 있다. 한편, 최종절연막(18)은 HDP-SiO2막이나 HDP-SiN막과 같은 고밀도 플라즈마 산화막으로 구성할 수 있고 α파티클(particle)로부터 내부 회로를 보호할 수 있도록 폴리이미드막을 HDP-SiO2막 위에 더 형성할 수 있다.Here, the rearrangement chip pads 17 are arranged in a row on both opposite edge portions, but may have various arrangement forms such as a form arranged at all four edges and a zigzag shape. On the other hand, the final insulating film 18 may be composed of a high density plasma oxide film such as an HDP-SiO 2 film or an HDP-SiN film, and a polyimide film is placed on the HDP-SiO 2 film so as to protect internal circuits from alpha particles. It can form more.

이와 같은 집적회로 칩은 재배치 칩 패드가 반도체 기판의 주변 영역에 형성되어 있지 않고 셀 영역 상부의 위치한다. 따라서, 셀 영역의 폭이 동일한 상태에서 주변 영역(Aperi)의 폭이 종래 칩 패드를 형성하기 위한 영역의 폭 만큼 감소될 수 있으므로 집적회로 칩의 전체 폭은 종래에 비하여 감소된다. 셀 영역의 폭은 종래와 동일하다. 물론, 셀 영역 상부의 패드 재배선패턴 및 최종절연막으로 인하여 두께가 증가되나 감소되는 폭 또는 너비의 감소분 대비 두께의 증가분이 크지 않아 전체 칩 사이즈가 감소될 수 있다. 층간절연막에 의해 셀 영역 상부에 형성되는 재배치 칩 패드에 전기적 상호 연결, 예컨대 와이어본딩이 진행될 때 가해지는 물리적 스트레스에 대하여 지지될 수 있으므로 재배치 칩 패드 하부의 집적회로에는 손상을 입히지 않는다.In such an integrated circuit chip, a rearrangement chip pad is not formed in a peripheral region of the semiconductor substrate and is located above the cell region. Therefore, since the width of the peripheral area A peri can be reduced by the width of the area for forming the conventional chip pad while the cell area is the same width, the overall width of the integrated circuit chip is reduced as compared with the conventional. The width of the cell region is the same as before. Of course, due to the pad redistribution pattern and the final insulating layer on the cell region, the thickness is increased, but the increase in thickness is not large compared to the decrease in width or decrease in width, thereby reducing the overall chip size. The interlayer insulating film can be supported against the physical stresses applied to the relocation chip pads formed over the cell region by the interlayer insulating film, so that the integrated circuit under the relocation chip pads is not damaged.

또한, 전술한 집적회로 칩은 센터패드형 회로 설계된 집적회로 칩이 에지패드형의 집적회로 칩 형태로 변경된 구조이다. 센터패드형에서 에지패드형의 집적회로 칩으로 변경되어 칩 패드간의 간격이 증가되어 전기적 특성 검사에서 탐침의 접촉이 보다 용이하게 이루어질 수 있다. 그리고, 이와 같은 구조적 변경에 의해 일반적으로 전기적 특성이 에지패드형에 비하여 우수한 것으로 알려진 센터패드형의 집적회로 칩을 에지패드형 구조로 전환하여 LOC(Lead On Chip)형태가 아닌 통상적인 형태의 패키지로 구현할 수 있다. 더욱이, 재배치 칩 패드의 형성 위치를 층간절연막 상부의 임의의 위치로 소정 배열을 갖도록 할 수 있어 칩 사이즈 감소에 따른 칩 패드의 파인피치화와 집적도 향상 및 다핀화에 대한 대처가 용이하다.In addition, the aforementioned integrated circuit chip has a structure in which an integrated circuit chip designed for a center pad type circuit is changed to an edge pad type integrated circuit chip. The center pad type is changed from an edge pad type integrated circuit chip to increase the spacing between chip pads, thereby making it easier to contact the probe in the electrical property test. In addition, the structural change of the center pad integrated circuit chip, which is generally known to have superior electrical characteristics to the edge pad type, is converted to an edge pad type structure. Can be implemented as: In addition, the position where the rearrangement chip pads are formed may be arranged at an arbitrary position on the interlayer insulating film, thereby facilitating coping with fine pitch and integration of chip pads due to the reduction of chip size, and coping with multi-pinning.

이와 같은 집적회로 칩은 반도체 웨이퍼 상태에서 다음과 같은 공정에 의해 제조된다. 각 세부 공정을 살펴보기로 한다.Such an integrated circuit chip is manufactured by the following process in a semiconductor wafer state. Let's look at each detailed process.

먼저 일반적인 웨이퍼 상태에서 도 5에 도시된 바와 같이 셀 영역(Acell1, Acell2)에 집적회로의 형성이 완료된 실리콘과 같은 반도체 기판(11) 위에 칩 패드 배선패턴(12)을 형성하고 최종보호막(16)을 덮는다. 소정의 웨이퍼 조립 공정을 거쳐 집적회로가 형성된 반도체 기판(11) 위에 감광막 패턴을 마스크(mask)로 사용한 도금 방법 또는 스퍼터링(sputtering)과 같은 증착 방법을 통하여 소정 패턴의 칩 패드 배선패턴(12)이 집적회로와 선택적으로 연결되어 형성될 수 있다. 여기서, 칩 패드 배선패턴(12)은 셀 영역(Acell1,Acell2)의 상부와 주변 영역(Aperi)에 위치되어 있는 것을 도시하고 있으나 셀 영역(Acell1,Acell2)에만 위치하도록 할 수도 있다.First, in a general wafer state, as shown in FIG. 5, the chip pad wiring pattern 12 is formed on a semiconductor substrate 11 such as silicon, in which the integrated circuits are formed in the cell regions A cell 1 and A cell 2. The protective film 16 is covered. The chip pad wiring pattern 12 having a predetermined pattern is deposited on the semiconductor substrate 11 on which the integrated circuit is formed through a predetermined wafer assembling process, or a deposition method such as sputtering using a photosensitive film pattern as a mask. It may be formed in connection with the integrated circuit selectively. Here, the chip pad, the wiring pattern 12 is the cell area (A cell 1, A cell 2) of, but shows that it is positioned above the peripheral area (A peri) cell region (A cell 1, A cell 2) only It can also be located.

다음으로 최종보호막(16) 위에 도 6에 도시된 바와 같이 층간절연막(13)을 형성하는 단계를 진행한다. 층간절연막(13)은 전술한 바와 같이 전기적 상호 연결에서 가해지는 물리적인 스트레스가 하부의 집적회로에 전달되는 것을 방지할 수 있도록 강도가 우수하며 층간 절연 기능을 담당하는 HDP-SiO2막을 형성한다. 이에 의해 일정한 정도 이상의 물리적인 스트레스가 가해지더라도 하부의 집적회로가 보호될 수 있다. 또한, 층간절연막(13)은 반도체 기판(11) 상부의 평탄화 작용도 하게 된다. 칩 패드 배선패턴(12)을 노출시키는 개구부(opening part; 14)의 위치는 셀 영역(Acell1,Acell2) 상부에 형성되도록 하거나 주변 영역(Aperi)에 위치한 부분에 형성되도록 할 수도 있다.Next, as shown in FIG. 6, the interlayer insulating layer 13 is formed on the final protective layer 16. As described above, the interlayer insulating layer 13 forms an HDP-SiO 2 film having high strength and serving as an interlayer insulating function to prevent the physical stress applied from the electrical interconnection from being transferred to the lower integrated circuit. As a result, even if a certain degree of physical stress is applied, the lower integrated circuit can be protected. In addition, the interlayer insulating film 13 also serves to planarize the upper portion of the semiconductor substrate 11. The location of the opening part 14 exposing the chip pad wiring pattern 12 may be formed on the cell areas A cell 1 and A cell 2 or on a part located in the peripheral area A peri . have.

도 6에서는 층간절연막(13)을 형성하는 단계가 1단계로 이루어지는 것을 도시하고 있으나 2차에 걸쳐 진행할 수도 있다. 2차에 걸쳐 층간절연막(13)을 형성한 후 평탄화 단계를 더 진행할 수 있다. 평탄화 단계를 더 진행함으로써 층간절연막(13)의 평탄도가 향상되어 그 위에 형성되는 패드 재배선패턴(15) 역시 평탄도가 향상된다. 이에 따라 재배치 칩 패드(도 8의 17)에 와이어본딩과 같은 전기적인 상호 연결이 진행될 때 본딩와이어 또는 빔 리드 등과의 접합 불량이 방지되고 결합력이 향상된다. 평탄화 단계는 공지의 화학적 기계적 연마에 의해 이루어질 수 있다.In FIG. 6, the interlayer insulating layer 13 is formed in one step. However, the interlayer insulating film 13 may be formed in two steps. After forming the interlayer insulating film 13 through the second step, the planarization step may be further performed. By further performing the planarization step, the flatness of the interlayer insulating layer 13 is improved, and the pad redistribution pattern 15 formed thereon is also improved in flatness. Accordingly, when electrical interconnection such as wire bonding is performed on the relocation chip pad (17 of FIG. 8), poor bonding to the bonding wire or the beam lead is prevented and the bonding force is improved. The planarization step can be accomplished by known chemical mechanical polishing.

층간절연막(13)이 형성되면 도 7에서 도시된 바와 같이 층간절연막(13)의 개구부(14)에 의해 칩 패드 배선패턴(12)의 노출된 부분에 접속되는 패드 재배선패턴(15)을 층간절연막(13) 위에 소정의 패턴으로 형성하는 단계를 진행한다. 패드 재배선패턴(15)은 칩 패드 배선패턴(12)과 같이 도금, 스퍼터링과 같은 증착에 의해 원하는 패턴으로 얻어질 수 있다.When the interlayer insulating film 13 is formed, as shown in FIG. 7, the pad rewiring pattern 15 connected to the exposed portion of the chip pad wiring pattern 12 by the opening 14 of the interlayer insulating film 13 is interlayered. A step of forming a predetermined pattern on the insulating film 13 is performed. The pad redistribution pattern 15 may be obtained in a desired pattern by deposition such as plating and sputtering, like the chip pad wiring pattern 12.

패드 재배선패턴(15)이 형성되면 다음 단계로서 최종절연막(18)을 형성한다. 패드 재배선패턴(15)을 포함하여 층간절연막(13)의 전면에는 도 8에 도시된 바와 같이 셀 영역 가장자리 상부의 패드 재배선패턴(15) 일부를 노출시켜 재배치 칩 패드(17)를 형성하는 최종절연막(18)을 형성한다. 최종절연막(18)은 패드 재배선패턴(15)과 그 하부의 집적회로를 보호하는 기능을 할 수 있도록 층간절연막(13)과 같이 HDP-SiO2재질이 사용되어 외부환경으로부터 집적회로가 보호되도록 한다. 최종절연막(18)은 강도 보강 및 외부환경으로부터의 보호를 위하여 먼저 HDP-SiO2막을 형성하고 그 위에 α파티클로부터의 보호를 위하여 폴리이미드막을 형성하여 2개의 층으로 구현할 수 있다.When the pad redistribution pattern 15 is formed, a final insulating film 18 is formed as a next step. The rearrangement chip pad 17 may be formed on the front surface of the interlayer insulating layer 13 including the pad redistribution pattern 15 by exposing a part of the pad redistribution pattern 15 on the edge of the cell region as shown in FIG. 8. The final insulating film 18 is formed. The final insulating film 18 is made of a HDP-SiO 2 material such as the interlayer insulating film 13 to protect the pad redistribution pattern 15 and the integrated circuit below the integrated circuit to protect the integrated circuit from the external environment. do. The final insulating film 18 may be formed of two layers by first forming an HDP-SiO 2 film for strength reinforcement and protection from an external environment, and then forming a polyimide film thereon for protection from α particles.

제 2실시예Second embodiment

도 12내지 도 14는 본 발명에 따른 집적회로 칩의 제 2실시예의 제조 공정을 나타낸 단면도이다. 제 2실시예로서, 도 14에 도시된 본 발명에 따른 집적회로 칩(30)은 최종보호막(16) 위에 제 1층간절연막(13) 위에 제 2층간절연막(20a)이 형성되어 있고, 그 위에 패드 재배선패턴(15)이 형성된 구조이다. 유전체층 기능의 제 2층간절연막(20a)을 제 1층간절연막(13)과 패드 재배선패턴(15)의 사이에 더 형성되도록 하여 집적회로 칩(30)의 전기적 특성, 예컨대 캐패시턴스(capacitance)가 낮아지도록 하고 있다. 제 2층간절연막(20a)의 두께는 캐패시턴스 특성 및 강도 보강을 고려하여 적정 수준, 예컨대 약 2~50㎛로 설정된다. 제 2층간절연막(20a)은 주로 벤조사이클로부텐, 폴리벤즈옥사졸, 폴리이미드 등의 물질이 사용될 수 있다.12 to 14 are sectional views showing the manufacturing process of the second embodiment of the integrated circuit chip according to the present invention. As a second embodiment, in the integrated circuit chip 30 according to the present invention shown in Fig. 14, a second interlayer insulating film 20a is formed on the first interlayer insulating film 13 on the final protective film 16, and thereon The pad redistribution pattern 15 is formed. A second interlayer insulating film 20a having a dielectric layer function is further formed between the first interlayer insulating film 13 and the pad redistribution pattern 15, so that the electrical characteristics of the integrated circuit chip 30, for example, the capacitance is low. I'm losing. The thickness of the second interlayer insulating film 20a is set to an appropriate level, for example, about 2 to 50 μm in consideration of capacitance characteristics and strength reinforcement. As the second interlayer insulating film 20a, a material such as benzocyclobutene, polybenzoxazole, polyimide, or the like may be mainly used.

이와 같은 집적회로 칩(30)은 다음과 같은 공정에 의하여 제조된다. 단, 반도체 기판(11) 위에 제 1층간절연막(13)이 형성되는 단계까지는 전술한 제 1실시예의 제조 방법과 동일하여 도시 및 기술을 생략한다.Such an integrated circuit chip 30 is manufactured by the following process. However, until the step of forming the first interlayer insulating film 13 on the semiconductor substrate 11 is the same as the manufacturing method of the first embodiment described above, illustration and description are omitted.

도 12에 도시된 것과 같이 반도체 기판(11)의 셀 영역(Acell1,Acell2)에 반도체 기판(52)의 집적회로와 접속되는 칩 패드 배선패턴(12)이 형성되고 그 칩 패드 배선패턴(12)의 일부가 개방되도록 하여 최종보호막(16)이 형성되고 그 위에 제 1층간절연막(13)이 형성된 상태에서 제 2층간절연막(20a)을 형성한다. 제 2층간절연막(20a)은 통상적인 스핀 코팅(spin coating) 방법과 사진(photo) 공정에 의하여 형성할 수 있다. 이때 제 1층간절연막(13) 위에 제 2층간절연막(20a)을 형성하고 제 1층간절연막(13)으로부터 노출되는 부분을 제거하여 칩 패드 배선패턴(12)이 노출되도록 한다. 그리고, 도 13에 도시된 것과 같이 제 2층간절연막(20a) 위에 칩 패드 배선패턴(12)과 접속되는 패드 재배선패턴(15)을 형성하고, 도 14에 도시된 바와 같이 최종절연막(18)을 형성하여 재배치 칩 패드(17)를 셀 영역 위에 형성한다. 여기서, 제 2층간절연막(20a)과 최종절연막(18)으로는 폴리이미드가 사용될 수 있다.As shown in FIG. 12, chip pad wiring patterns 12 are formed in the cell regions A cell 1 and A cell 2 of the semiconductor substrate 11 to be connected to the integrated circuits of the semiconductor substrate 52. A part of the pattern 12 is opened to form a second interlayer insulating film 20a with the final protective film 16 formed thereon and the first interlayer insulating film 13 formed thereon. The second interlayer insulating film 20a may be formed by a conventional spin coating method and a photo process. In this case, the second interlayer insulating film 20a is formed on the first interlayer insulating film 13, and the portion exposed from the first interlayer insulating film 13 is removed to expose the chip pad wiring pattern 12. As shown in FIG. 13, a pad redistribution pattern 15 is formed on the second interlayer insulating film 20a to be connected to the chip pad wiring pattern 12. As shown in FIG. 14, the final insulating film 18 is formed. To form a relocation chip pad 17 over the cell region. Here, polyimide may be used as the second interlayer insulating film 20a and the final insulating film 18.

제 3실시예Third embodiment

도 15 내지 도 17은 본 발명에 따른 집적회로 칩의 제 3실시예의 제조 공정을 나타낸 단면도이다.15 to 17 are sectional views showing the manufacturing process of the third embodiment of the integrated circuit chip according to the present invention.

도 17에 도시된 본 발명에 따른 집적회로 칩(50)은 전술한 제 2실시예의 집적회로 칩(30)과 같이 제 2층간절연막(20b)이 제 1층간절연막(13) 위에 형성되어 있으나, 제 2실시예의 집적회로 칩(30)과는 달리 재배치 칩 패드(17)가 제 1층간절연막(13) 위에 형성되어 있는 구조이다. 집적회로 칩(50)의 특성에 따라 캐패시턴스보다 전기적 상호 연결할 때 가해지는 물리적 스트레스에 의한 쿠션(cushion) 현상이 없도록 제 2층간절연막(20b)의 재배치 칩 패드(17) 아래 부분이 제거되어 있는 형태이다.In the integrated circuit chip 50 according to the present invention illustrated in FIG. 17, the second interlayer insulating film 20b is formed on the first interlayer insulating film 13 like the integrated circuit chip 30 of the second embodiment. Unlike the integrated circuit chip 30 of the second embodiment, the rearrangement chip pad 17 is formed on the first interlayer insulating film 13. The bottom portion of the rearrangement chip pad 17 of the second interlayer insulating film 20b is removed so that there is no cushion caused by physical stress applied to the electrical interconnections rather than the capacitance according to the characteristics of the integrated circuit chip 50. to be.

이와 같은 집적회로 칩(50)은 제 2실시예의 제조 방법에서 제 2층간절연막(20a)을 형성하는 단계가 도 15에 도시된 것과 같이 제 2층간절연막(20b)을 재배치 칩 패드(17)가 형성될 위치의 제 1층간절연막(13)이 개방되도록 제거한 상태에서 후속 공정으로 도 16에 도시된 것과 같이 패드 재배선패턴(15)을 형성하고, 도 17에 도시된 것과 같이 패드 재배선패턴(15)의 일정 부분이 노출되도록 최종절연막(18)을 형성하여 얻어질 수 있다. 노출되는 부분이 재배치 칩 패드(17)가 된다.In the integrated circuit chip 50, as shown in FIG. 15, in the manufacturing method of the second embodiment, as shown in FIG. 15, the chip pad 17 repositions the second interlayer insulating film 20b. The pad redistribution pattern 15 is formed as shown in FIG. 16 in a subsequent process with the first interlayer insulating film 13 at the position to be formed removed to be opened, and as shown in FIG. 17, the pad redistribution pattern ( It can be obtained by forming the final insulating film 18 so that a portion of 15) is exposed. The exposed portion becomes the relocation chip pad 17.

제 4실시예Fourth embodiment

도 18은 본 발명에 따른 집적회로 칩의 제 4실시예를 나타낸 단면도이다.18 is a cross-sectional view showing a fourth embodiment of an integrated circuit chip according to the present invention.

도 18에 도시된 집적회로 칩(70)은, 센터패드형이 아닌 에지패드형 칩 설계에 따라 집적회로가 형성된 셀 영역(Acell)과 그 외측인 가장자리 부분에 주변 영역(Aperi1, Aperi2)을 갖는 반도체 기판(51) 위에 집적회로와 접속되는 칩 패드 배선패턴(52)이 형성되어 있고, 그 칩 패드 배선패턴(52)과 연결되는 패드 재배선패턴(55)이 층간절연막(53)을 개재하여 형성되어 있으며, 그 패드 재배선패턴(55)을 덮는 최종절연막(58)에 의해 노출되는 재배치 칩 패드(57)가 반도체 기판(51)의 중앙부 셀 영역(Acell) 상부에 형성되어 있는 구조이다.In the integrated circuit chip 70 illustrated in FIG. 18, the cell area A cell in which the integrated circuit is formed according to the edge pad type chip design, not the center pad type, and the peripheral areas A peri 1 and A in the outer edge portion thereof. A chip pad wiring pattern 52 connected to an integrated circuit is formed on the semiconductor substrate 51 having peri 2, and the pad redistribution pattern 55 connected to the chip pad wiring pattern 52 is an interlayer insulating film ( 53, and the repositioning chip pads 57 exposed by the final insulating layer 58 covering the pad redistribution pattern 55 are disposed on the center cell region A cell of the semiconductor substrate 51. It is a structure that is formed.

칩 패드 배선패턴(52)은 종래 칩 패드가 형성되는 층에 형성되며 소정 패턴을 갖는 라인 형태로 형성되고 한 쪽 끝은 반도체 기판(51)의 마주보는 가장자리 양쪽의 주변 영역(Aperi1, Aperi2)에 위치한다. 주변 영역(Aperi1, Aperi2)의 폭은 칩 패드가 형성되는 영역이 확보되어 있지 않고 라인 형태인 일부의 칩 패드 배선패턴(52)만 존재하여 종래에 비하여 좁아져 있다. 이에 따라 반도체 기판(51)은 칩 패드 형성을 위해 필요한 폭 만큼 감소된 폭을 갖는다. 여기서, 칩 패드 배선패턴(12)이 주변 영역(Aperi1, Aperi2)에 위치하는 것을 보여주고 있으나 필요에 따라 셀 영역(Acell)에만 위치하도록 할 수 있다.The chip pad wiring pattern 52 is formed in a layer in which a conventional chip pad is formed, and is formed in a line shape having a predetermined pattern, and one end thereof has peripheral regions A peri 1 and A on opposite sides of the semiconductor substrate 51. peri 2). The widths of the peripheral areas A peri 1 and A peri 2 are narrower than in the prior art because only a part of the chip pad wiring patterns 52 in the form of lines exist without the area where the chip pads are formed. Accordingly, the semiconductor substrate 51 has a width reduced by the width necessary for forming the chip pad. Here, although the chip pad wiring pattern 12 is positioned in the peripheral areas A peri 1 and A peri 2, it may be positioned only in the cell area A cell as necessary.

이와 같은 집적회로 칩에서 알 수 있듯이 본 발명에 따른 집적회로 칩은 에지패드형 회로 설계된 집적회로 칩을 센터패드형의 칩 패드 배치 구조를 갖는 형태의 집적회로 칩으로 구조가 변경될 수 있다. 이에 의해 주로 통상적인 패키지의 제조를 위해 사용되는 에지패드형으로 회로 설계된 집적회로 칩을 LOC 패키지로 구현가능하게 한다.As can be seen from such an integrated circuit chip, the integrated circuit chip according to the present invention can be changed into an integrated circuit chip having an edge pad type circuit designed integrated circuit chip having a center pad type chip pad arrangement structure. This makes it possible to implement an integrated circuit chip designed in an edge pad type which is mainly used for the manufacture of conventional packages in LOC packages.

한편, 본 발명에 따른 집적회로 칩과 그 제조 방법은 전술한 실시예들에 한정되지 않고 본 발명의 기술적 중심 사상을 벗어나지 않는 범위 내에서 여러 가지 형태로 변형 실시될 수 있다. 예컨대, 본 발명에 따른 집적회로 칩은 반도체 기판의 주변 영역에 칩 패드가 형성되어 있는 상태에서 반도체 기판에 형성된 집적회로와 그 칩 패드를 연결시키는 패드 재배선패턴을 형성하여 칩 패드를 셀 영역 상부로 재배치할 수도 있다.Meanwhile, the integrated circuit chip and the method of manufacturing the same according to the present invention are not limited to the above-described embodiments and may be modified in various forms without departing from the technical spirit of the present invention. For example, the integrated circuit chip according to the present invention forms a pad redistribution pattern connecting the integrated circuit formed on the semiconductor substrate and the chip pad in a state where the chip pad is formed in the peripheral region of the semiconductor substrate, thereby forming the chip pad on the cell region. You can also relocate with.

제 5실시예Fifth Embodiment

도 19는 본 발명에 따른 집적회로 칩의 제 5실시예를 나타낸 단면도이다.19 is a cross-sectional view showing a fifth embodiment of an integrated circuit chip according to the present invention.

앞에서 소개한 실시예들과 달리 도 19에 도시된 집적회로 칩(80)은 센터패드형으로 배치된 칩 패드(12a)가 주변 영역(Aperi)에 위치한다. 최종보호막(16)은 칩 패드(12a)를 노출시키며 반도체 기판(81) 위에 형성되어 있다. 보통 웨이퍼 조립 공정이 완료된 상태의 집적회로 칩이 이와 같은 상태를 갖는다. 최종보호막(16) 위에는 층간절연막(13)이 반도체 기판(81) 상부를 평탄화시키며 형성되어 있다. 층간절연막(13) 위에 형성된 패드 재배선패턴(15)이 칩 패드(12a)와 접속되며 최종절연막(18)이 패드 재배선패턴(15)을 덮는다. 최종절연막(18)으로부터 셀 영역(Acell1,Acell2) 위에서 노출되는 패드 재배선패턴(15)의 부분으로서 재배치 칩 패드(17)가 형성되어 있다. 재배치 칩 패드(17)는 집적회로 칩(80)의 가장자리에 형성되는 에지패드형 배치 구조를 갖는다.Unlike the above-described embodiments, in the integrated circuit chip 80 illustrated in FIG. 19, a chip pad 12a disposed in a center pad shape is positioned in the peripheral area A peri . The final passivation layer 16 is formed on the semiconductor substrate 81 to expose the chip pad 12a. Usually, an integrated circuit chip in a state where the wafer assembly process is completed has such a state. An interlayer insulating film 13 is formed on the final passivation film 16 to planarize the upper portion of the semiconductor substrate 81. The pad redistribution pattern 15 formed on the interlayer insulating film 13 is connected to the chip pad 12a, and the final insulating film 18 covers the pad redistribution pattern 15. The relocation chip pads 17 are formed as part of the pad rewiring pattern 15 exposed from the final insulating film 18 over the cell regions A cell 1 and A cell 2. The relocation chip pad 17 has an edge pad type arrangement structure formed at the edge of the integrated circuit chip 80.

이와 같은 집적회로 칩은 전술한 실시예들과 달리 칩 사이즈 감소에 유리한 구조적 이점은 없으나 센터패드형 집적회로 칩을 에지패드형으로 전환하는 구조적 변경에 의하여 칩 패드의 배치 제한을 극복할 수 있으며, 칩 패드 사이즈와 칩 패드 피치 감소의 한계를 극복할 수 있다.Unlike the above-described embodiments, such an integrated circuit chip does not have a structural advantage that is advantageous in reducing the chip size, but can overcome the limitation of the arrangement of the chip pad by a structural change that converts the center pad-type integrated circuit chip into an edge pad type. Limitations of chip pad size and chip pad pitch reduction can be overcome.

제 6실시예Sixth embodiment

도 20은 본 발명에 따른 집적회로 칩의 제 6실시예를 나타낸 단면도이다.20 is a cross-sectional view showing a sixth embodiment of an integrated circuit chip according to the present invention.

도 20에 도시된 집적회로 칩(90)은 제 5실시예와 같이 센터패드형으로 배치된 칩 패드(12a)가 주변 영역(Aperi)에 위치하며 최종보호막(16)이 칩 패드(12a)를 노출시키며 반도체 기판(81) 위에 형성되어 있다. 그러나, 제 5실시예와 달리 최종보호막(16) 위에 제 1층간절연막(13)과 제 2층간절연막(20)이 반도체 기판(81)의 상부를 평탄화시키며 형성되어 있다. 제 2층간절연막(20) 위에 패드 재배선패턴(15)이 형성되며 제 1층간절연막(13)과 제 2층간절연막(20)을 관통하여 칩 패드(12a)와 접속되어 있다. 제 2층간절연막(13) 위에 패드 재배선패턴(15)을 덮는 최종절연막(18)이 형성되어 있고, 최종절연막(18)으로부터 셀 영역(Acell1,Acell2) 위에서 노출되는 패드 재배선패턴(15)의 부분으로서 재배치 칩 패드(17)가 형성된 구조는 제 5실시예와 동일하다.In the integrated circuit chip 90 illustrated in FIG. 20, the chip pad 12a disposed in the center pad shape as in the fifth embodiment is located in the peripheral area A peri and the final passivation layer 16 is the chip pad 12a. And are formed on the semiconductor substrate 81. However, unlike the fifth embodiment, the first interlayer insulating film 13 and the second interlayer insulating film 20 are formed on the final protective film 16 to planarize the upper portion of the semiconductor substrate 81. The pad redistribution pattern 15 is formed on the second interlayer insulating film 20, and is connected to the chip pad 12a through the first interlayer insulating film 13 and the second interlayer insulating film 20. The final insulating film 18 covering the pad rewiring pattern 15 is formed on the second interlayer insulating film 13, and the pad rewiring is exposed on the cell areas A cell 1 and A cell 2 from the final insulating film 18. The structure in which the relocation chip pads 17 are formed as part of the pattern 15 is the same as in the fifth embodiment.

이와 같은 집적회로 칩에서 재배치 칩 패드의 하부에 제 1층간절연막과 제 2층간절연막으로 이루어진 2층의 층간절연막 구조에 의하여 재배치 칩 패드에 전기적인 연결과정에서 가해지는 물리적 스트레스를 분산 및 지지할 수 있게 된다. 또한, 재배치 칩 패드가 층간절연막들에 의한 복수의 평탄화 과정을 거쳐 형성되어 와이어본딩과 같은 외부와의 전기적인 연결에 있어서의 본딩 안정성을 향상시킬 수 있다.In such an integrated circuit chip, a two-layer interlayer dielectric structure comprising a first interlayer dielectric layer and a second interlayer dielectric layer under the rearrangement chip pad can disperse and support the physical stress applied during the electrical connection process to the relocation chip pad. Will be. In addition, the rearrangement chip pad may be formed through a plurality of planarization processes by the interlayer insulating layers to improve bonding stability in electrical connection with the outside such as wire bonding.

한편, 본 발명에 따른 집적회로 칩의 실시예를 적용하여 다양한 형태의 멀티 칩 패키지 구현이 가능하다. 이를 소개하기로 한다.Meanwhile, various embodiments of the multi-chip package may be implemented by applying the embodiment of the integrated circuit chip according to the present invention. Let's introduce it.

멀티 칩 패키지 제 1실시예Multi-chip Package First Embodiment

도 21은 본 발명에 따른 멀티 칩 패키지의 제 1실시예를 나타낸 단면도이다.21 is a cross-sectional view showing a first embodiment of a multi-chip package according to the present invention.

도 21에 도시된 본 발명의 멀티 칩 패키지(200)는, 전술한 셀 영역 위에 재배치 칩 패드((217a,217b)가 형성된 본 발명의 집적회로 칩인 동종의 제 1칩(210a)과 제 2칩(210b)이 기판(251) 위에 수직으로 적층되어 있는 구조이다. 제 1,2칩들(210a,210b)과 기판(251)간의 전기적인 연결은 본딩와이어(257)를 이용한 와이어본딩에 의해 이루어지고 있다. 여기서, 제 1칩(210a)과 제 2칩(210b)은 모두 센터패드형 집적회로 설계 구조를 가지며 셀 영역 위에 형성된 재배치 칩 패드(217a,217b)가 칩 가장자리에 형성되어 있는 에지패드형 배치 구조를 갖는다. 제 1칩(217a)은 기판(251) 위에 접착제(261)로 실장되고 제 2칩(210b)은 제 1칩(210a) 위에 칩간 삽입물(263)을 개재하여 실장되어 있다. 칩간 삽입물(263)은 제 1칩(210a)과 기판(251)을 연결하는 본딩와이어(257)의 공간을 확보한다. 여기서, 기판(251)으로는 인쇄회로기판(Printed Circuit Board; PCB)이나 테이프 배선 기판 등이 적용될 수 있다.The multi-chip package 200 of the present invention shown in FIG. 21 is the same type of the first chip 210a and the second chip of the integrated circuit chip of the present invention in which the relocation chip pads 217a and 217b are formed on the cell region described above. 210b is vertically stacked on the substrate 251. The electrical connection between the first and second chips 210a and 210b and the substrate 251 is made by wire bonding using a bonding wire 257. Here, the first chip 210a and the second chip 210b both have a center pad integrated circuit design structure, and an edge pad type in which relocation chip pads 217a and 217b formed on a cell area are formed at a chip edge. The first chip 217a is mounted on the substrate 251 with an adhesive 261, and the second chip 210b is mounted on the first chip 210a via an inter-chip insert 263. The interchip insert 263 secures a space of the bonding wire 257 connecting the first chip 210a and the substrate 251. Here, the substrate 25 1) As a printed circuit board (PCB) or a tape wiring board may be applied.

기판(251)의 상부는 에폭시 성형 수지(epoxy molding resin)로 형성되는 봉지부(259)에 의해 제 1칩(210a)과 제 2칩(210b) 및 본딩와이어(257)와 그 전기적 연결 부분이 봉지되어 외부환경으로부터 보호된다. 그리고, 기판(251)의 하부에 외부접속단자로서 솔더 볼(solder ball; 271)이 형성되어 있다. 참조부호 253은 기판(251)에 형성되는 기판 본딩패드이다.An upper portion of the substrate 251 is formed by an encapsulation portion 259 formed of an epoxy molding resin so that the first chip 210a, the second chip 210b, the bonding wire 257, and an electrical connection portion thereof are formed. It is sealed and protected from the external environment. A solder ball 271 is formed below the substrate 251 as an external connection terminal. Reference numeral 253 denotes a substrate bonding pad formed on the substrate 251.

이와 같은 실시예에서와 같이 본 발명의 멀티 칩 패키지는 셀 영역 위에 재배치 칩 패드가 형성된 복수의 집적회로 칩을 포함하여 단일 패키지로 구성됨으로써 메모리 용량 증대와 입출력 핀 수 증가에 대응할 수 있다. 또한, 재배치 칩 패드가 에지패드형 배치 구조를 갖는 본 발명의 집적회로 칩이 적용되어 칩 패드가 중앙에 형성된 센터패드형 집적회로 칩의 칩 패드 배치 구조에 따른 적층 제약이 극복될 수 있다.As in this embodiment, the multi-chip package according to the present invention may include a plurality of integrated circuit chips having relocation chip pads formed on a cell area, and thus may correspond to an increase in memory capacity and an increase in the number of input / output pins. In addition, the integrated circuit chip of the present invention, in which the rearrangement chip pad has an edge pad type arrangement structure, may be applied to overcome the stacking constraints of the chip pad arrangement structure of the center pad type integrated circuit chip having the chip pad formed at the center thereof.

멀티 칩 패키지 제 2실시예Multi-chip Package Second Embodiment

도 22는 본 발명에 따른 멀티 칩 패키지의 제 2실시예를 나타낸 단면도이다.22 is a cross-sectional view illustrating a second embodiment of a multichip package according to the present invention.

도 22에 도시된 본 발명에 따른 멀티 칩 패키지(300)는, 전술한 바와 같은 본 발명의 집적회로 칩인 재배치 칩 패드(317a,317b)가 셀 영역 위에 형성된 제 1칩(310a)과 제 2칩(310b)이 기판(351) 위에 수평으로 배치되고, 칩들(310a,310b)과 기판(351)이 본딩와이어(357)로 와이어본딩되어 전기적으로 연결된 구조를 갖는다. 참조부호 353은 기판 배선패턴, 359는 봉지부, 361은 접착제, 371은 솔더 볼이다.In the multi-chip package 300 according to the present invention illustrated in FIG. 22, the first chip 310a and the second chip in which the relocation chip pads 317a and 317b which are the integrated circuit chips of the present invention as described above are formed on the cell region. The 310b is disposed horizontally on the substrate 351, and the chips 310a and 310b and the substrate 351 are wire-bonded with the bonding wire 357 to have an electrically connected structure. Reference numeral 353 denotes a board wiring pattern, 359 an encapsulation part, 361 an adhesive, and 371 a solder ball.

이와 같은 실시예에서와 같이 본 발명에 따른 멀티 칩 패키지는 셀 영역 위에 재배치 칩 패드가 형성된 복수의 집적회로 칩을 수평으로 배치하여 단일 패키지로 구성됨으로써 메모리 용량 증대와 입출력 핀 수 증가에 대응할 수 있다.As in the above embodiment, the multi-chip package according to the present invention may be configured in a single package by horizontally arranging a plurality of integrated circuit chips having relocation chip pads formed on a cell region, thereby corresponding to an increase in memory capacity and an increase in the number of input / output pins. .

멀티 칩 패키지 제 3실시예Multi-chip Package Third Embodiment

도 23은 본 발명에 따른 멀티 칩 패키지의 제 3실시예를 나타낸 단면도이다.23 is a cross-sectional view showing a third embodiment of a multi-chip package according to the present invention.

도 23에 도시된 본 발명에 따른 멀티 칩 패키지(400)는, 제 1실시예의 멀티 칩 패키지가 동종의 칩으로 구성되는 것과 달리 재배치 칩 패드(417a,417b,417c)가 셀 영역 위에 형성되어 있으며 크기가 서로 다른 이종의 본 발명의 집적회로 칩들(410a,410b,410c)이 수직으로 적층된 구조이다. 집적회로 칩들(410a,410b,410c)은 칩 사이즈가 큰 집적회로 칩(410a)부터 칩 사이즈가 작은 집적회로 칩(410c)의 순서로 수직으로 기판(451)위에 적층되어 있다. 집적회로 칩들(410a,410b,410c)과 기판(451)은 본딩와이어(457)에 의해 전기적으로 연결된다. 여기서, 제 1실시예와 달리 별도의 칩간 삽입물은 필요하지 않다.In the multi-chip package 400 according to the present invention shown in FIG. 23, the relocation chip pads 417a, 417b, and 417c are formed on the cell region, unlike the multi-chip package of the first embodiment is configured of the same type of chip. The heterogeneous integrated circuit chips 410a, 410b, and 410c of different sizes are stacked vertically. The integrated circuit chips 410a, 410b, and 410c are stacked on the substrate 451 in the order of the integrated circuit chip 410a having the larger chip size and the integrated circuit chip 410c having the smaller chip size. The integrated circuit chips 410a, 410b, and 410c and the substrate 451 are electrically connected by the bonding wires 457. Here, unlike the first embodiment, a separate interchip insert is not necessary.

이와 같은 실시예에서와 같이 본 발명에 따른 멀티 칩 패키지는 동종의 칩 뿐만 아니라 이종의 칩들로 구현이 가능하다. 센터패드형 칩 패드를 갖는 집적회로 칩이 에지패드형 재배치 칩 패드를 갖는 집적회로 칩으로 전환되어 수직으로 복수 개가 적층이 가능하며 본딩와이어의 길이가 짧아질 수 있다.As in this embodiment, the multi-chip package according to the present invention can be implemented as heterogeneous chips as well as chips of the same type. An integrated circuit chip having a center pad type chip pad is converted to an integrated circuit chip having an edge pad type relocation chip pad, and thus, a plurality of vertically stacked chips can be stacked and the length of the bonding wire can be shortened.

멀티 칩 패키지 제 4실시예Multi-chip package fourth embodiment

도 24는 본 발명에 따른 멀티 칩 패키지 제 4실시예를 나타낸 단면도이다.24 is a cross-sectional view showing a fourth embodiment of a multi-chip package according to the present invention.

도 24에 도시된 본 발명에 따른 멀티 칩 패키지(500)는, 칩 실장수단으로서 리드프레임을 이용하고 두 개의 집적회로 칩(510a,510b)을 내재하는 소위 듀얼 다이 패키지(Dual Die package; DDP)로서 불리는 형태의 패키지로서 LOC(Lead On Chip) 구조의 패키지 형태이다. 제 1칩(510a)은 칩 패드의 재배치에 의해 형성된셀 영역 위에 형성된 재배치 칩 패드(517a)가 칩 중앙에 형성된 센터패드형이고, 제 2칩(510b)은 칩 패드의 재배치에 의해 형성된 재배치 칩 패드(517b)가 칩 가장자리에 형성된 에지패드형이다.The multi-chip package 500 according to the present invention shown in FIG. 24 uses a lead frame as a chip mounting means and includes a so-called dual die package (DDP) incorporating two integrated circuit chips 510a and 510b. It is a package of a type called as a package of a lead on chip (LOC) structure. The first chip 510a is a center pad type in which a relocation chip pad 517a formed on a cell region formed by relocation of the chip pad is formed in the center of the chip, and the second chip 510b is a relocation chip formed by relocation of the chip pad. The pad 517b is an edge pad type formed at the chip edge.

별도로 집적회로 칩의 실장을 위한 다이패드가 마련되지 않고 마주보는 리드가 일반적인 리드프레임의 리드보다 연장되어 형성된 LOC형 리드프레임 리드(551)의 밑면에 접착테이프(563)로 제 1칩(510a)이 부착되어 있다. 제 1칩(510a)의 재배치 칩 패드(517a)가 마주보는 리드(551) 사이에 위치하며 본딩와이어(557a)로 그에 대응되는 리드(551)의 상면에 와이어 본딩되어 있다. 제 1칩(510a)의 배면에는 제 2칩(510b)이 접착제(561)로 부착되어 있다. 제 2칩(510b)의 재배치 칩 패드(557b)는 리드(551)의 하면에 부착되어 있다. 제 1칩(510a)과 제 2칩(510b) 및 본딩와이어(551)와 그 접합 부분은 봉지부(559)로 봉지되어 있다.Separately, the first chip 510a is formed with an adhesive tape 563 on the bottom surface of the LOC type lead frame lead 551 formed without a die pad for mounting an integrated circuit chip. Is attached. The rearrangement chip pad 517a of the first chip 510a is positioned between the opposing leads 551 and wire-bonded to the upper surface of the lead 551 corresponding thereto by the bonding wire 557a. The second chip 510b is attached to the back surface of the first chip 510a with an adhesive 561. The rearrangement chip pad 557b of the second chip 510b is attached to the lower surface of the lid 551. The first chip 510a, the second chip 510b, the bonding wire 551, and the junction portion thereof are sealed by an encapsulation portion 559.

이와 같은 듀얼 다이 패키지 형태의 멀티 칩 패키지에서와 같이 본 발명의 멀티 칩 패키지는 칩 패드가 센터패드형이나 에지패드형인 집적회로 칩을 재배치 과정에 의해 에지패드형이나 센터패드형의 재배치 칩을 갖도록 변경하여 패키지를 구현할 수 있음을 보여준다. 더욱이 LOC형 패키지 구조를 통하여 보다 대형의 집적회로 칩들을 내재할 수 있게 된다.As in the multi-chip package of the dual die package type, the multi-chip package of the present invention has an edge pad type or center pad type relocation chip by rearranging the integrated circuit chip of which the chip pad is a center pad type or an edge pad type. It shows that the package can be implemented by changing it. Moreover, the LOC type package structure allows for the inclusion of larger integrated circuit chips.

멀티 칩 패키지 제 5실시예Multi-chip Package Fifth Embodiment

도 25는 본 발명에 따른 멀티 칩 패키지 제 4실시예를 나타낸 단면도이다.25 is a cross-sectional view showing a fourth embodiment of a multi-chip package according to the present invention.

도 25에 도시된 본 발명에 따른 멀티 칩 패키지(600)는 다이패드(653)를 갖는 일반적인 리드프레임을 이용하고 두 개의 집적회로 칩(610a,610b)을 내재하는듀얼 다이 패키지(Dual Die package; DDP)이다. 제 1칩(610a)과 제 2칩(619(은 모두 칩 패드의 재배치에 의해 형성된 재배치 칩 패드(617a,617b)가 칩 가장자리에 형성된 에지패드형이다.The multi-chip package 600 according to the present invention shown in FIG. 25 includes a dual die package using a general lead frame having a die pad 653 and incorporating two integrated circuit chips 610a and 610b; DDP). The first chip 610a and the second chip 619 (both of which are rearranged chip pads 617a and 617b formed by rearrangement of the chip pads) are edge pad types formed at the chip edges.

다이패드(653)의 상면과 하면에 각각 제 1칩(610a)과 제 2칩(610b)이 접착제(661)로 부착되어 있다. 제 1칩(610a)의 재배치 칩 패드(617a)가 본딩와이어(657a)로 리드(651)의 상면에 와이어본딩되어 있고, 제 2칩(610b)의 재배치 칩 패드(617b)가 본딩와이어(657b)로 리드(651)의 하면에 와이어본딩되어 있다. 1칩(610a)과 제 2칩(610b) 및 본딩와이어(657a,657b)와 그 접합 부분은 봉지부(659)로 봉지되어 있다.The first chip 610a and the second chip 610b are attached to the upper and lower surfaces of the die pad 653 with an adhesive 661, respectively. The relocation chip pad 617a of the first chip 610a is wire-bonded to the upper surface of the lead 651 by the bonding wire 657a, and the relocation chip pad 617b of the second chip 610b is the bonding wire 657b. ) Is wire bonded to the lower surface of the lead 651. The first chip 610a, the second chip 610b, the bonding wires 657a and 657b, and the bonding portions thereof are sealed by the sealing portion 659.

이와 같은 듀얼 다이 패키지 형태의 멀티 칩 패키지는 센터패드형의 집적회로 칩을 에지패드형의 재배치 칩 패드를 갖도록 변경하여 다이패드의 상면과 하면에 집적회로 칩이 부착된 일반적인 형태의 패키지를 구현할 수 있음을 보여주고 있다.This multi-die package type multi-chip package can change the center pad type integrated circuit chip to have an edge pad type relocation chip pad to implement a general type package in which the integrated circuit chip is attached to the upper and lower surfaces of the die pad. It is shown.

멀티 칩 패키지 제 6실시예Multichip Package Sixth Embodiment

도 26은 본 발명에 따른 멀티 칩 패키지 제 6실시예를 나타낸 단면도이다.26 is a cross-sectional view illustrating a sixth embodiment of a multichip package according to the present invention.

도 26에 도시된 본 발명에 따른 멀티 칩 패키지(700)는 다이패드(753)를 갖는 일반적인 리드프레임을 이용하여 서로 다른 복수의 집적회로 칩들을 내재하는 TSOP(Thin Small Outline Package) 형태이다. 다이패드(753)의 상면에는 제 1칩(710a)의 배면이 부착되어 있고, 제 1칩(710a)의 상면에는 제 2칩(710b)이 부착되어 있다. 다이패드(753)의 하면에는 제 3칩(710c)의 배면이 부착되어 있고 제 3칩(710c)의 상면에는 제 4칩(710d)의 밑면이 부착되어 있다. 모두 다이패드(753)를 중심으로 상하 칩들(710a~710d)은 서로 재배치 칩 패드(717a~717d)가 반대 방향을 향한다. 여기서, 제 1칩(710a)과 제 2칩(710b), 그리고 제 3칩(710c)과 제 4칩(710d)은 크기가 서로 다른 이종의 집적회로 칩들로서 센터패드형 칩 패드 구조에서 에지패드형 재배치 칩 패드를 갖는 구조로 변경된 집적회로 칩들이다.The multi-chip package 700 according to the present invention illustrated in FIG. 26 is in the form of a thin small outline package (TSOP) in which a plurality of different integrated circuit chips are embedded using a general lead frame having a die pad 753. The back surface of the first chip 710a is attached to the top surface of the die pad 753, and the second chip 710b is attached to the top surface of the first chip 710a. The back surface of the third chip 710c is attached to the bottom surface of the die pad 753, and the bottom surface of the fourth chip 710d is attached to the top surface of the third chip 710c. All of the upper and lower chips 710a to 710d have the rearrangement chip pads 717a to 717d facing the opposite directions with respect to the die pad 753. Here, the first chip 710a and the second chip 710b, and the third chip 710c and the fourth chip 710d are heterogeneous integrated circuit chips having different sizes, and the edge pad in the center pad type chip pad structure. The integrated circuit chips have been modified to have a structure repositioning chip pad.

제 1칩(710a)과 제 2칩(710b)의 재배치 칩 패드(717a,717b)는 본딩와이어(757a,757b)로 리드(751)의 상면에 와이어본딩되어 있고, 제 3칩(710c)과 제4칩(710d)의 재배치 칩 패드(717c,717d)는 본딩와이어(757c,757d)로 리드(751)의 하면에 와이어본딩되고 있다. 집적회로 칩들(710a~710d)과 본딩와이어(757a~757d) 및 그 접합 부분들이 봉지부(753)에 의해 봉지되어 있다. 참조부호 761,762,763,764는 접착제이다.The rearrangement chip pads 717a and 717b of the first chip 710a and the second chip 710b are wire-bonded to the upper surface of the lead 751 by bonding wires 757a and 757b. The rearrangement chip pads 717c and 717d of the fourth chip 710d are wire bonded to the bottom surface of the lead 751 by bonding wires 757c and 757d. The integrated circuit chips 710a to 710d, the bonding wires 757a to 757d, and the junction portions thereof are sealed by the encapsulation portion 753. Reference numerals 761,762,763,764 are adhesives.

이와 같은 멀티 칩 패키지에서 알 수 있는 바와 같이 본 발명에 따른 멀티 칩 패키지는 센터패드형의 칩 패드 배치 구조의 집적회로 칩을 에지패드형 재배치 칩 패드를 갖는 집적회로 칩의 구조를 갖도록 하여 TSOP 패키지 구현이 가능함을 나타내고 있다. 여기서, 다이패드의 상하에 각각 2개씩의 집적회로 칩이 실장되어 있는 것을 예시하고 있으나 이에 한정되지는 않는다.As can be seen in such a multi-chip package, the multi-chip package according to the present invention has a TSOP package by making an integrated circuit chip having a center pad type chip pad arrangement structure having an integrated circuit chip structure having an edge pad type relocation chip pad. It shows that implementation is possible. Here, an example in which two integrated circuit chips are mounted above and below the die pad is not limited thereto.

이상과 같은 본 발명에 따른 집적회로 칩과 그 제조 방법 및 멀티 칩 패키지에 따르면, 칩 패드가 반도체 기판의 셀 영역 외측의 주변 영역에서 제거되고 셀 영역 상부의 다른 층으로 이동되어 주변 영역의 폭이 감소됨으로써 칩 크기가 축소될 수 있다. 이에 따라, 동일 구경의 웨이퍼에서 얻을 수 있는 집적회로 칩의 수가 증가될 수 있으며 칩 설계 자유도가 증가된다.According to the integrated circuit chip, the manufacturing method and the multi-chip package according to the present invention as described above, the chip pad is removed from the peripheral region outside the cell region of the semiconductor substrate and moved to another layer above the cell region so that the width of the peripheral region is increased. By reducing the chip size can be reduced. Accordingly, the number of integrated circuit chips that can be obtained from wafers of the same aperture can be increased, and the degree of freedom in chip design is increased.

또한, 센터패드형 칩을 에지패드형의 패드 배치 구조로, 또는 에지패드형 칩을 센터패드형의 패드 배치 구조를 갖도록 전환하여 특정 집적회로 칩으로 다양한 형태의 패키지 구현이 가능하게 된다. 특히 센터패드형으로 회로 설계된 집적회로 칩을 LOC형 패키지가 아닌 일반적인 패키지 구조로 전환할 수 있어 원가를 절감할 수 있다.In addition, by switching the center pad type chip to an edge pad type pad arrangement structure or the edge pad type chip to a center pad type pad arrangement structure, various types of packages can be implemented as a specific integrated circuit chip. In particular, it is possible to reduce the cost by converting an integrated circuit chip designed in a center pad type into a general package structure instead of a LOC type package.

그리고, 칩 패드의 하부의 층간절연막에 의해 전기적 특성 검사를 위한 탐침과의 접촉 및 와이어본딩 또는 빔 리드 본딩 등 전기적 상호 연결 과정에서 가해지는 물리적 스트레스에 의한 칩 패드 또는 그 하부의 집적회로 손상 및 접합력 저하가 방지될 수 있다. 특히, HDP-SiO2막을 형성함으로써 더욱 우수한 효과를 얻을 수 있다.In addition, the chip pad or the integrated circuit damage and bonding force of the chip pad due to the physical stress applied during the electrical interconnection process such as wire bonding or beam lead bonding and contact with the probe for the electrical property inspection by the interlayer insulating film under the chip pad. Deterioration can be prevented. In particular, an excellent effect can be obtained by forming an HDP-SiO 2 film.

또한, 칩 패드가 셀 영역 외측 영역에서 셀 영역 상부에 보다 큰 면적을 갖도록 형성될 수 있어서 전기적 특성 검사의 한계가 극복될 수 있다. 더욱이, 센터패드형의 집적회로 칩을 에지패드형으로 전환하면 칩 패드간의 간격이 증가되어 탐침의 제작 한계가 어느 정도 극복될 수 있다.In addition, since the chip pad may be formed to have a larger area in the cell area outside the cell area, the limitation of the electrical property test may be overcome. Furthermore, when the center pad type integrated circuit chip is converted to the edge pad type, the gap between chip pads is increased, and the manufacturing limitation of the probe may be overcome to some extent.

그리고, 본 발명에 따른 멀티 칩 패키지는 패키지 레벨에서의 메모리 용량의 증대 및 동종 또는 이종 칩과의 적층을 통한 단일 패키지화로 실장면적 절감 등 다양한 효과를 얻을 수 있다.In addition, the multi-chip package according to the present invention can obtain various effects such as increasing the memory capacity at the package level and reducing the mounting area by forming a single package through stacking with homogeneous or heterogeneous chips.

Claims (34)

셀 영역과 주변 영역을 갖는 반도체 기판;A semiconductor substrate having a cell region and a peripheral region; 상기 반도체 기판 위에 형성된 칩 패드 배선패턴;A chip pad wiring pattern formed on the semiconductor substrate; 상기 칩 패드 배선패턴을 덮는 최종보호막; 및A final passivation layer covering the chip pad wiring pattern; And 상기 칩 패드 배선패턴과 접속되어 셀 영역 위에 형성된 재배치 칩 패드;A relocation chip pad connected to the chip pad wiring pattern and formed on the cell area; 를 포함하는 것을 특징으로 하는 집적회로 칩.Integrated circuit chip comprising a. 제 1항에 있어서, 상기 재배치 칩 패드는 상기 최종보호막을 덮는 층간절연막 위에 형성되는 것을 특징으로 하는 집적회로 칩.The integrated circuit chip of claim 1, wherein the rearrangement chip pad is formed on an interlayer insulating layer covering the final protective layer. 제 2항에 있어서, 상기 층간절연막은 상기 반도체 기판을 평탄화시키며 복수 층의 절연막으로 이루어진 것을 특징으로 하는 집적회로 칩.3. The integrated circuit chip of claim 2, wherein the interlayer insulating film is formed by planarizing the semiconductor substrate and comprising a plurality of insulating films. 제 1항에 있어서, 상기 재배치 칩 패드는 층간절연막 위에 형성되는 패드 재배선패턴과 동일층에 형성된 것을 특징으로 하는 집적회로 칩.The integrated circuit chip of claim 1, wherein the rearrangement chip pad is formed on the same layer as the pad redistribution pattern formed on the interlayer insulating layer. 제 1항에 있어서, 상기 층간절연막 위에 상기 패드 재배선패턴을 덮는 최종절연막이 형성된 것을 특징으로 하는 집적회로 칩.The integrated circuit chip of claim 1, wherein a final insulating layer is formed on the interlayer insulating layer to cover the pad redistribution pattern. 제 1항에 있어서, 상기 반도체 기판은 센터패드형 집적회로 설계 구조를 가지며, 상기 재배치 칩 패드는 상기 반도체 기판의 가장자리 셀 영역 상부에 형성되는 것을 특징으로 하는 집적회로 칩.The integrated circuit chip of claim 1, wherein the semiconductor substrate has a center pad type integrated circuit design structure, and the rearrangement chip pad is formed on an edge cell region of the semiconductor substrate. 제 1항에 있어서, 상기 반도체 기판은 에지패드형 집적회로 설계 구조를 가지며, 상기 재배치 칩 패드는 상기 반도체 기판의 중앙부의 셀 영역 상부에 형성되는 것을 특징으로 하는 집적회로 칩.The integrated circuit chip of claim 1, wherein the semiconductor substrate has an edge pad type integrated circuit design structure, and the rearrangement chip pad is formed above a cell region of a central portion of the semiconductor substrate. 제 1항에 있어서, 상기 칩 패드 배선패턴은 상기 반도체 기판의 셀 영역 상부에만 형성되는 것을 특징으로 하는 집적회로 칩.The integrated circuit chip of claim 1, wherein the chip pad wiring pattern is formed only on an upper portion of a cell region of the semiconductor substrate. 셀 영역과 주변 영역을 갖는 반도체 기판;A semiconductor substrate having a cell region and a peripheral region; 상기 주변 영역에 형성된 칩 패드;A chip pad formed in the peripheral region; 상기 반도체 기판 위에 형성되며 상기 칩 패드를 노출시키는 최종보호막;A final passivation layer formed on the semiconductor substrate and exposing the chip pads; 상기 최종보호막 위에 형성된 층간절연막;An interlayer insulating film formed on the final protective film; 상기 층간절연막 위에 형성되며 상기 칩 패드와 접속된 패드 재배선패턴;A pad redistribution pattern formed on the interlayer insulating layer and connected to the chip pads; 상기 패드 재배선패턴을 덮는 최종절연막; 및A final insulating layer covering the pad redistribution pattern; And 상기 셀 영역 위에서 상기 패드 재배선패턴을 노출시켜 형성된 재배치 칩 패드;A relocation chip pad formed by exposing the pad redistribution pattern on the cell region; 를 포함하는 것을 특징으로 하는 집적회로 칩.Integrated circuit chip comprising a. 제 9항에 있어서, 상기 층간절연막은 상기 반도체 기판을 평탄화시키며 복수의 층으로 이루어진 것을 특징으로 하는 집적회로 칩.10. The integrated circuit chip of claim 9, wherein the interlayer insulating film is formed of a plurality of layers to planarize the semiconductor substrate. 제 10항에 있어서, 상기 층간절연막은 제 1층간절연막과 제 2층간절연막으로 이루어진 것을 특징으로 하는 집적회로 칩.11. The integrated circuit chip of claim 10, wherein the interlayer insulating film is formed of a first interlayer insulating film and a second interlayer insulating film. 제 9항에 있어서, 상기 층간절연막은 고밀도 플라즈마 산화막, 벤조사이클로부텐막, 폴리벤즈옥사졸막 및 폴리이미드(polyimide)막 중에서 적어도 어느 하나의 막질인 것을 특징으로 하는 집적회로 칩.10. The integrated circuit chip of claim 9, wherein the interlayer insulating film is at least one of a high density plasma oxide film, a benzocyclobutene film, a polybenzoxazole film, and a polyimide film. 제 9항에 있어서, 상기 층간절연막은 고밀도 플라즈마 실리콘 산화막인 것을 특징으로 하는 집적회로 칩.10. The integrated circuit chip of claim 9, wherein the interlayer insulating film is a high density plasma silicon oxide film. 제 9항에 있어서, 상기 최종절연막은 고밀도 플라즈마 산화막과 폴리이미드막의 적어도 어느 하나인 것을 특징으로 하는 집적회로 칩.10. The integrated circuit chip of claim 9, wherein the final insulating film is at least one of a high density plasma oxide film and a polyimide film. 제 9항에 있어서, 상기 칩 패드는 센터패드형 칩 패드 배치 구조를 갖는 것을 특징으로 하는 집적회로 칩.10. The integrated circuit chip of claim 9, wherein the chip pad has a center pad type chip pad arrangement. 셀 영역과 주변 영역을 갖는 반도체 기판;A semiconductor substrate having a cell region and a peripheral region; 상기 주변 영역에 형성된 칩 패드;A chip pad formed in the peripheral region; 상기 반도체 기판 위에 형성되며 상기 칩 패드를 노출시키는 최종보호막;A final passivation layer formed on the semiconductor substrate and exposing the chip pads; 상기 최종보호막 위에 상기 반도체 기판을 평탄화시키며 형성된 제 1층간절연막;A first interlayer dielectric layer formed on the final passivation layer to planarize the semiconductor substrate; 상기 제 1층간절연막 위에 상기 반도체 기판을 평탄화시키며 형성된 제 2층간절연막;A second interlayer insulating film formed on the first interlayer insulating film by planarizing the semiconductor substrate; 상기 제 2층간절연막 위에 형성되며 상기 칩 패드와 접속된 패드 재배선패턴;A pad redistribution pattern formed on the second interlayer insulating film and connected to the chip pad; 상기 패드 재배선패턴을 덮는 최종절연막; 및A final insulating layer covering the pad redistribution pattern; And 상기 셀 영역 위에서 상기 패드 재배선패턴을 노출시켜 형성된 재배치 칩 패드;A relocation chip pad formed by exposing the pad redistribution pattern on the cell region; 를 포함하는 것을 특징으로 하는 집적회로 칩.Integrated circuit chip comprising a. 제 16항에 있어서, 상기 칩 패드는 센터패드형 배치 구조를 가지며 재배치 칩 패드는 에지패드형 배치 구조를 갖는 것을 특징으로 하는 집적회로 칩.17. The integrated circuit chip of claim 16, wherein the chip pad has a center pad arrangement and the rearrangement chip pad has an edge pad arrangement. 제 16항에 있어서, 상기 제 1층간절연막은 고밀도 플라즈마 산화막인 것을 특징으로 하는 집적회로 칩.17. The integrated circuit chip of claim 16, wherein the first interlayer dielectric film is a high density plasma oxide film. 제 16항에 있어서, 상기 제 2층간절연막은 벤조사이클로부텐막, 폴리벤즈옥사졸막, 폴리이미드막 중의 어느 하나인 것을 특징으로 하는 집적회로 칩.17. The integrated circuit chip according to claim 16, wherein the second interlayer insulating film is any one of a benzocyclobutene film, a polybenzoxazole film, and a polyimide film. ⒜셀 영역과 주변 영역을 포함하는 반도체 기판 위에 칩 패드 배선패턴을 형성하고 그 위에 최종보호막을 형성하는 단계;Forming a chip pad wiring pattern on the semiconductor substrate including the wexel region and the peripheral region and forming a final protective film thereon; ⒝최종보호막 위에 반도체 기판을 평탄화시키도록 하여 층간절연막을 형성하는 단계;(B) forming an interlayer insulating film by planarizing the semiconductor substrate over the final protective film; ⒞칩 패드 배선패턴에 접속되며 층간절연막 위에 패드 재배선패턴을 형성하는 단계; 및(B) forming a pad redistribution pattern on the interlayer insulating film and connected to the chip pad wiring pattern; And ⒟층간절연막 위에 패드 재배선패턴을 덮으며 셀 영역 상부의 패드 재배선패턴 일부를 노출시켜 재배치 칩 패드를 정의하는 최종절연막을 형성하는 단계;Covering the pad redistribution pattern on the interlayer insulating film and exposing a portion of the pad redistribution pattern on the cell region to form a final insulating film defining the relocation chip pads; 를 포함하는 것을 특징으로 하는 집적회로 칩 제조 방법.Integrated circuit chip manufacturing method comprising a. 제 20항에 있어서, 상기 ⒝층간절연막을 형성하는 단계는 제 1층간절연막을 형성하는 단계와 제 2층간절연막을 형성하는 단계인 것을 특징으로 하는 집적회로 칩 제조 방법.21. The method of claim 20, wherein forming the interlayer dielectric film comprises forming a first interlayer dielectric film and forming a second interlayer dielectric film. 제 21항에 있어서, 상기 제 2층간절연막을 형성하는 단계 후에 패드 재배선패턴의 재배치 칩 패드에 대응되는 제 2층간절연막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 집적회로 칩 제조 방법.22. The method of claim 21, further comprising removing the second interlayer dielectric film corresponding to the repositioning chip pad of the pad rewiring pattern after the step of forming the second interlayer dielectric film. 제 20항에 있어서, 상기 ⒟최종절연막을 형성하는 단계는 고밀도 플라즈마 산화막을 형성하는 단계와 폴리이미드막을 형성하는 단계 중의 적어도 어느 한 단계인 것을 특징으로 하는 집적회로 칩 제조 방법.21. The method of claim 20, wherein forming the final insulating film is at least one of forming a high density plasma oxide film and forming a polyimide film. 셀 영역과 주변 영역을 갖는 반도체 기판과 상기 반도체 기판의 주변 영역에 형성된 칩 패드와 상기 반도체 기판 위에 형성되며 상기 칩 패드를 노출시키는 최종보호막 및 상기 칩 패드와 접속되어 셀 영역 위에 형성된 재배치 칩 패드를 포함하는 집적회로 칩 복수 개가 기판에 실장되어 있으며, 상기 집적회로 칩들과 상기 기판이 와이어본딩된 것을 특징으로 하는 멀티 칩 패키지.A semiconductor substrate having a cell region and a peripheral region, a chip pad formed in the peripheral region of the semiconductor substrate, a final passivation layer formed on the semiconductor substrate and exposing the chip pad, and a rearranged chip pad connected to the chip pad. And a plurality of integrated circuit chips including a plurality of integrated circuit chips, wherein the integrated circuit chips and the substrate are wire-bonded. 제 24항에 있어서, 상기 집적회로 칩들은 수직으로 적층된 것을 특징으로 하는 멀티 칩 패키지.25. The multichip package of claim 24, wherein the integrated circuit chips are stacked vertically. 제 25항에 있어서, 상기 집적회로 칩들은 셀 영역 위에 형성된 재배치 칩 패드가 칩 가장자리에 형성되어 있는 에지패드형 배치 구조를 갖는 것을 특징으로 하는 멀티 칩 패키지.26. The multichip package of claim 25, wherein the integrated circuit chips have an edge pad type arrangement structure in which a relocation chip pad formed over a cell region is formed at a chip edge. 제 25항에 있어서, 상기 집적회로 칩들은 동종 칩이며 칩간 삽입물을 개재하여 기판 위에 수직으로 적층된 것을 특징으로 하는 멀티 칩 패키지.27. The multichip package of claim 25, wherein the integrated circuit chips are homogeneous and stacked vertically on a substrate via interchip inserts. 제 25항에 있어서, 상기 집적회로 칩들은 크기가 서로 다른 칩이며 크기가 큰 집적회로 칩들부터 상기 기판에 실장된 것을 특징으로 하는 멀티 칩 패키지.26. The multi-chip package of claim 25, wherein the integrated circuit chips are chips of different sizes and are mounted on the substrate from the larger integrated circuit chips. 제 24항에 있어서, 상기 기판은 테이프 배선 기판과 인쇄회로기판 중에서 어느 하나인 것을 특징으로 하는 멀티 칩 패키지.25. The multichip package of claim 24, wherein the substrate is one of a tape wiring board and a printed circuit board. 제 24항에 있어서, 상기 집적회로 칩들은 기판에 수평 배치된 것을 특징으로 하는 멀티 칩 패키지.25. The multichip package of claim 24, wherein the integrated circuit chips are horizontally disposed on a substrate. 셀 영역과 주변 영역을 갖는 반도체 기판과 상기 반도체 기판의 주변 영역에 형성된 칩 패드와 상기 반도체 기판 위에 형성되며 상기 칩 패드를 노출시키는 최종보호막 및 상기 칩 패드 배선패턴과 접속되어 셀 영역 위에 형성된 재배치 칩 패드를 포함하는 복수의 제 1칩과 제 2칩이 복수의 리드를 포함하는 리드프레임에 실장되어 있고 상기 집적회로 칩들의 재배치 칩 패드가 상기 리드에 와이어본딩된 것을 특징으로 하는 멀티 칩 패키지.A semiconductor substrate having a cell region and a peripheral region, a chip pad formed in the peripheral region of the semiconductor substrate, a final passivation layer formed on the semiconductor substrate and exposing the chip pad, and a relocation chip formed on the cell region connected to the chip pad wiring pattern. And a plurality of first chips including a pad and a second chip are mounted on a lead frame including a plurality of leads, and the rearrangement chip pads of the integrated circuit chips are wire-bonded to the leads. 제 31항에 있어서, 상기 리드프레임은 LOC형 리드프레임이고, 상기 제 1칩과 제 2칩은 센터패드형으로 재배치 칩 패드가 배열된 집적회로 칩들로서 서로 배면이 부착되어 있고 재배치 칩 패드가 마주보는 리드 사이에 위치하게 제 1칩이 리드에부착되어 있는 것을 특징으로 하는 멀티 칩 패키지.32. The integrated circuit chip of claim 31, wherein the lead frame is a LOC type lead frame, and the first chip and the second chip are integrated circuit chips having rearranged chip pads arranged in a center pad type, and are rear-sided to each other and facing the rearranged chip pads. A multi-chip package, wherein the first chip is attached to the lead so as to be positioned between the leads. 제 31항에 있어서, 상기 리드프레임은 다이패드를 갖는 리드프레임이며, 상기 제 1칩과 상기 제 2칩은 다이패드의 상면과 하면에 각각 실장된 것을 특징으로 하는 멀티 칩 패키지.32. The multi-chip package of claim 31, wherein the lead frame is a lead frame having a die pad, and the first chip and the second chip are mounted on the top and bottom surfaces of the die pad, respectively. 제 33항에 있어서, 상기 제 1칩과 제 2칩 위에 수직으로 적층된 복수의 집적회로 칩들을 더 포함하는 것을 특징으로 하는 멀티 칩 패키지.34. The multi-chip package of claim 33, further comprising a plurality of integrated circuit chips vertically stacked on the first chip and the second chip.
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