KR20040007798A - 반도체 소자의 엘디디 스페이서 형성방법 - Google Patents
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Abstract
본 발명은 LDD 건식식각에 의한 액티브영역 손실을 최소화하여 디바이스의 신뢰성을 향상시키는 반도체소자의 LDD 스페이서 형성방법에 관한 것으로, 반도체 기판상에 산화막, 제 1 질화막 및 이온주입 차단산화막을 차례로 형성하는 단계; 상기 이온주입 차단산화막의 상부에 포토레지스트를 형성하는 단계; 상기 포토레지스트에 대한 포토리소그래피 공정에 의해 게이트형성을 위한 패터닝을 수행하여, 게이트가 형성될 부분의 상기 이온주입 차단산화막, 상기 제 1 질화막 및 상기 산화막을 식각하는 단계; 상기 결과물의 전면에 게이트산화막을 형성하는 단계; 상기 게이트산화막의 전면에 폴리실리콘막을 형성하는 단계; 상기 게이트산화막 아래의 상기 이온주입 차단산화막이 드러날때 까지 CMP(Chemical Mechanical Planarizatioin)공정에 의해 상기 폴리실리콘막과 상기 게이트산화막을 평탄화시켜 게이트를 형성하는 단계; 상기 게이트의 측벽과 상기 제 1 질화막 전면이 드러날 때 까지 상기 게이트 측벽의 게이트산화막과 상기 이온주입 차단산화막을 식각하는 단계; 상기 게이트 및 상기 제 1 질화막의 전면에 버퍼 산화막을 형성하는 단계; 상기 버퍼 산화막의 전면에 제 2 질화막을 형성하는 단계; 및 최종적으로 LDD 건식식각을 통하여 상기 버퍼산화막 및 상기 제 2 질화막으로 구성된 LDD 스페이서를 형성하는 단계를 포함하여 구성된다.
Description
본 발명은 반도체소자의 LDD 스페이서 형성방법에 관한 것으로, LDD 건식식각에 의한 액티브영역 손실을 최소화하여 디바이스의 신뢰성을 향상시키는 반도체소자의 LDD 형성방법에 관한 것이다.
종래의 CMOS 로직 디바이스는, 도 1a 내지 도 1d에 도시된 바와 같이, 실리콘기판(5)상에 산화막(10)과 폴리실리콘막(20)을 차례로 형성한 후, 그 결과물의 전체 상부에 포토레지스트막(30)을 증착한다.
그 다음, 게이트가 형성될 부분의 포토레지스트막(30)만이 남겨지도록 마스크 패터닝공정을 수행한 후, 포토레지스트막(30) 아래의 폴리실리콘막(20a)을 제외한 나머지 폴리실리콘막(20)을 식각공정에 의해 제거한다.
그후에, 남겨진 게이트(20a)의 상부 및 측벽, 그리고 산화막(10)의 상부에 질화막(50)을 증착시킨다. 그 다음에는, 스페이서 식각공정을 통해 최종적인 LDD스페이서(50a)의 프로파일을 확보한다.
그러나 종래의 CMOS 로직 디바이스의 경우, 버퍼 산화막(40)과 LDD 질화막(50)으로 구성된 LDD 스페이서의 식각시 액티브영역의 손실을 유발시킴과 동시에, 누설 및 험프(hump) 특성의 개선을 위하여 STI(Shallow Trench Isolation) 식각 또는 확산 모듈공정에 의한 액티브영역 에지부위의 상부모서리의 라운딩 프로파일을 왜곡시킨다는 문제점이 있다.
또한, LDD 건식식각시에는 수백Å 가량의 필드 산화막의 손실을 유발시킬 수 있는데 이와 같은 경우 현재 로직 디바이스에서 일반적으로 적용하고 있는 BLC(Borderless Contact) 공정시 필드산화막의 위치가 낮아 중단층(stopping layer)의 위치가 액티브 영역에 비해 상대적으로 낮아져 누설특성을 저하시킨다는 문제점이 있다.
따라서, 본 발명은 상기 종래기술의 제반문제점을 해결하기 위하여 안출한 것으로서, NONO(Nitride-Oxide-Nitride-Oxide)의 LDD 스페이서를 형성함으로써 LDD 스페이서 건식식각시 액티브영역의 손상 및 필드산화막의 손실을 최소화하여 디바이스 신뢰성을 향상시키는 반도체 소자의 LDD스페이서 형성방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 반도체 기판상에 산화막, 제 1 질화막 및 이온주입 차단산화막을 차례로 형성하는 단계; 상기 이온주입 차단산화막의 상부에 포토레지스트를 형성하는 단계; 상기 포토레지스트에 대한 포토리소그래피 공정에 의해 게이트형성을 위한 패터닝을 수행하여, 게이트가 형성될 부분의 상기 이온주입 차단산화막, 상기 제 1 질화막 및 상기 산화막을 식각하는 단계; 상기 결과물의 전면에 게이트산화막을 형성하는 단계; 상기 게이트산화막의 전면에 폴리실리콘막을 형성하는 단계; 상기 게이트산화막 아래의 상기 이온주입 차단산화막이 드러날때 까지 CMP(Chemical Mechanical Planarizatioin)공정에 의해 상기 폴리실리콘막과 상기 게이트산화막을 평탄화시켜서 게이트를 형성하는 단계; 상기 게이트의 측벽과 상기 제 1 질화막 전면이 드러날 때 까지 상기 게이트의 측벽의 게이트산화막과 상기 이온주입 차단산화막을 식각하는 단계; 상기 게이트 및 상기 제 1 질화막의 전면에 버퍼 산화막을 형성하는 단계; 상기 버퍼 산화막의 전면에 제 2 질화막을 형성하는 단계; 및 최종적으로 LDD 건식식각을 통하여 상기 버퍼산화막 및 상기 제 2 질화막으로 구성된 LDD 스페이서를 형성하는 단계를 포함하여 구성됨을 특징으로 한다.
도 1a 내지 도 1d는 종래기술에 따른 LDD 스페이서 형성공정을 도시한 공정별 단면도.
도 2a 내지 도 2j는 본 발명에 따른 LDD 스페이서 형성공정을 도시한 공정별 단면도.
(주요 도면부호의 설명)
50 : 기판 100 : 산화막
200 : 제 1 질화막300 : 이온주입 차단산화막
400 : 포토레지스트500 : 게이트산화막
600 : 폴리실리콘막600a : 게이트
700, 700a : 버퍼산화막800, 800a : 제 2 질화막
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2j는 본 발명에 따른 LDD 스페이서 형성공정을 도시한 공정별 단면도이다.
도 2a에 도시된바와 같이, 실리콘기판(50)상에 산화막(100), 질화막(200) 및 이온주입 차단산화막(300)을 차례로 증착한다.
이때, 상기 산화막(100)은 STI (Shallow Trench Isolation)등에서 이용하는 패드산화막과 같이 후속의 질화막 증착으로 인한 스트레스를 최소화하기 위한 것이며, 상기 질화막(200)은 이온주입 차단층의 식각 중단층으로 작용하게 된다.
그 다음, 도 2b 및 도 2c에 도시한 바와 같이, 상기 이온주입 차단산화막(300)의 상부에 포토레지스트(30)를 형성한 후 포토리소그래피 공정에 의해 이온주입 차단산화막(300), 질화막(200) 및 산화막(100)에 대해 게이트가 형성될 부분을 CxFy, O2, Ar 등의 조합으로 식각공정을 수행한다.
이어서, 도 2d에서와 같은 선택적인 공정으로서 표면채널 VT보정을 위한 이온주입공정을 수행한다.
그 다음, 도 2e에 도시된 바와 같이, 그 결과물의 전체상부에 게이트산화막(500)을 증착한다.
이어서, 도 2f에 도시된 바와 같이, 이온주입 차단산화막(300)의 전면을 덮을 정도로 상기 게이트산화막(500)의 상부에 폴리실리콘막(600)을 증착한다.
그 다음, 도 2g에 도시된 바와 같이, 상기 폴리실리콘막(600) 아래의 상기 이온주입 차단산화막(300)이 드러날때 까지 상기 폴리실리콘막(600)을 CMP(Chemical Mechanical Planarizatioin)로 평탄화시킨다.
이어서, 도 2h에 도시된 바와 같이, 상기 이온주입 차단산화막(300)을 식각하여 그 하부의 질화막(200) 및 게이트(600a)가 완전히 드러나도록 한다.
이때, 식각조건은 질화막에 대한 높은 선택비를 갖는 CxFy, O2, Ar, CHF3, CH2F2등의 조합을 이용한다.
그 다음, 도 2i에 도시된바와 같이, 상기 게이트(600a)의 상부 및 측벽, 그리고 상기 질화막(200)의 상부에 버퍼 산화막(700)을 증착하고 이어서 바로 상기 버퍼 산화막(700)의 전면 상부에 LDD 질화막(800)을 증착시킨다.
최종적으로, 도 2j에 도시된 바와 같이, LDD 건식식각을 통하여 상기 버퍼산화막(700a) 및 상기 질화막(800a)로 구성된 LDD스페이서의 최종 프로파일을 확보한다.
상술한 바와 같이, 본 발명은 종래의 CMOS 로직 디바이스의 공정에서의 액티브영역의 손상을 방지할 수 있을 뿐만 아니라 필드산화막의 손실을 최소화함으로써 BLC(Borderless Contact) 공정시 필드산화막의 위치가 낮아 중단층의 위치가 액티브영역에 비해 상대적으로 낮아져 발생할 수 있는 누설 특성 저하를 개선할 수 있다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (4)
- 반도체 기판상에 산화막, 제 1 질화막 및 이온주입 차단산화막을 차례로 형성하는 단계;상기 이온주입 차단산화막의 상부에 포토레지스트를 형성하는 단계;상기 포토레지스트에 대한 포토리소그래피 공정에 의해 게이트형성을 위한 패터닝을 수행하여, 게이트가 형성될 부분의 상기 이온주입 차단산화막, 상기 제 1 질화막 및 상기 산화막을 식각하는 단계;상기 결과물의 전면에 게이트산화막을 형성하는 단계;상기 게이트산화막의 전면에 폴리실리콘막을 형성하는 단계;상기 게이트산화막 아래의 상기 이온주입 차단산화막이 드러날때 까지 CMP(Chemical Mechanical Planarizatioin)공정에 의해 상기 폴리실리콘막과 상기 게이트산화막을 평탄화시켜 게이트를 형성하는 단계;상기 게이트의 측벽과 상기 제 1 질화막 전면이 드러날 때 까지 상기 게이트 측벽의 게이트산화막과 상기 이온주입 차단산화막을 식각하는 단계;상기 게이트 및 상기 제 1 질화막의 전면에 버퍼 산화막을 형성하는 단계;상기 버퍼 산화막의 전면에 제 2 질화막을 형성하는 단계; 및최종적으로 LDD 건식식각을 통하여 상기 버퍼산화막 및 상기 제 2 질화막으로 구성된 LDD 스페이서를 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 반도체소자의 LDD 스페이서 형성방법.
- 제 1 항에 있어서, 상기 이온주입 차단산화막의 식각단계에서 상기 제 1 질화막이 식각중단층으로 이용되는 것을 특징으로 하는 반도체소자의 LDD 스페이서 형성방법.
- 제 1 항에 있어서, 상기 포토리소그래피 공정에 의한 패터닝단계 이후에, 표면채널 VT보정을 위한 이온주입단계를 선택적으로 추가하여 포함하는 것을 특징으로 하는 반도체소자의 LDD 스페이서 형성방법.
- 제 1 항에 있어서, 상기 이온주입 차단산화막의 식각단계는 상기 제 1 질화막에 대한 높은 선택비를 갖는 CxFy, O2, Ar, CHF3, CH2F2등의 조합된 분위기에서 수행되는 것을 특징으로 하는 반도체소자의 LDD 스페이서 형성방법.
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| US6211025B1 (en) * | 1998-08-26 | 2001-04-03 | Advanced Micro Devices, Inc. | Method of making elevated source/drain using poly underlayer |
| US6323519B1 (en) * | 1998-10-23 | 2001-11-27 | Advanced Micro Devices, Inc. | Ultrathin, nitrogen-containing MOSFET sidewall spacers using low-temperature semiconductor fabrication process |
| US6316321B1 (en) * | 1999-05-19 | 2001-11-13 | United Microelectronics Corp. | Method for forming MOSFET |
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Cited By (2)
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|---|---|---|---|---|
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