KR20040006499A - Method of making cell capacitor of dram and mdl device - Google Patents
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Abstract
Description
본 발명은 디램(DRAM) 및 엠디엘(MDL; Merged DRAM on Logic) 소자의 셀 캐패시터(Cell Capacitor) 형성방법에 관한 것으로, 특히 금속 전극(metal electrode)을 적용하는 고 유전상수(k) 유전체 DRAM 캐패시터의 실린더 바텀 전극(cylinder bottom electrode)을 개선시킨 디램(DRAM) 및 MDL 소자의 셀 캐패시터 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a method for forming a cell capacitor of DRAM and MDL (MDL) devices. In particular, a high dielectric constant (k) dielectric DRAM using a metal electrode is applied. The present invention relates to a method for forming a cell capacitor (DRAM) and an MDL device in which a cylinder bottom electrode of a capacitor is improved.
도 1a 내지 도 1f는 종래 기술에 따른 셀 캐패시터 형성 방법을 설명하기 위한 공정 단면도이다.1A to 1F are cross-sectional views illustrating a method of forming a cell capacitor according to the prior art.
먼저, 도 1a와 같이, 캐패시터와 하부 트랜지스터의 소자분리를 위한 층간 절연막(Inter Layer Dielectric; ILD)(1) 내에 캐패시터 바텀 전극(bottom electrode)과 하부 트랜지스터의 전도를 위한 플러그 콘택홀(plug contact hole)(2)을 형성한다.First, as shown in FIG. 1A, a plug contact hole for conducting a capacitor bottom electrode and a lower transistor in an interlayer dielectric (ILD) 1 for device isolation between a capacitor and a lower transistor is shown. (2).
그 다음, 도 1b와 같이, 상기 구조물 위에 플러그 폴리 실리콘(plug poly Si)을 증착하여 플러그 폴리 실리콘막(3)을 형성한다.Next, as shown in FIG. 1B, plug poly Si is deposited on the structure to form a plug poly silicon film 3.
그 다음, 도 1c와 같이, 상기 플러그 폴리 실리콘막(3)을 에치백(Etch back)한 후 그 위에 베리어막(barrier layer)(4)을 형성한다.Next, as shown in FIG. 1C, the plug polysilicon layer 3 is etched back to form a barrier layer 4 thereon.
여기서, 본 발명의 셀 캐패시터는 256M 이상의 고 유전상수(k) 유전체 캐패시터를 사용하므로, 고 유전상수(k) 유전체와 플러그 폴리 실리콘막(3)의 이상 반응을 방지하기 위한 목적으로 베리어막(4)을 형성한다.Here, since the cell capacitor of the present invention uses a high dielectric constant (k) dielectric capacitor of 256M or more, the barrier film 4 is used for the purpose of preventing an abnormal reaction between the high dielectric constant (k) dielectric material and the plug polysilicon film 3. ).
그 다음, 도 1d와 같이, 상기 구조물 위에 바텀 전극을 형성하기 위한 바텀 전극용 금속막(5)을 형성한 후 포토 레지스터 패턴막(6)을 형성하여 셀 캐패시터 한정을 위한 식각 공정(7)을 실시한다.Next, as shown in FIG. 1D, the bottom electrode metal film 5 for forming the bottom electrode is formed on the structure, and then the photoresist pattern film 6 is formed to form an etching process 7 for defining a cell capacitor. Conduct.
그 다음, 도 1e와 같이, 상기 식각 공정(7)에 의해 상기 층간 절연막(ILD)(1)이 노출되도록 상기 바텀 전극용 금속막(5)과 상기 베리어막(4)이 등방성 식각된다.Next, as shown in FIG. 1E, the bottom electrode metal film 5 and the barrier film 4 are isotropically etched by the etching process 7 to expose the interlayer insulating film ILD 1.
그 다음, 도 1f와 같이, 한정된 셀 캐패시터의 바텀 전극용 금속막(5)의 상부 및 측면에 고 유전상수(k) 유전체막(8)을 형성한다.Then, as shown in Fig. 1F, a high dielectric constant (k) dielectric film 8 is formed on the top and side surfaces of the metal film 5 for the bottom electrode of the limited cell capacitor.
그 다음, 상기 구조물 위에 상부 전극을 형성하기 위한 상부 전극용 금속막(9)을 형성한다.Next, an upper electrode metal film 9 for forming the upper electrode is formed on the structure.
종래의 셀 캐패시터의 캐패시턴스를 증가시키는 방법은 셀 사이즈(cell size)를 증가시키는 방법과 고 유전상수(k) 유전체막의 두께를 감소시키는 방법이 있다. 전자의 경우는 기본적인 칩 사이즈가 증가하는 문제가 있고(생산원가 증가), 후자의 경우는 누설 전류 증가에 대한 고 유전상수(k) 유전체막의 두께를 감소시키는데 한계가 있었다.Conventional methods of increasing the capacitance of a cell capacitor include a method of increasing the cell size and a method of reducing the thickness of the high dielectric constant (k) dielectric film. In the former case, there is a problem in that the basic chip size is increased (increased production cost), and in the latter case, there is a limit in reducing the thickness of the high dielectric constant (k) dielectric film due to an increase in leakage current.
도 2는 폴리 실리콘 바텀 전극 DRAM 셀 캐패시터의 특성을 나타낸 것으로, MPS(Metastable Poly Si)의 형성 메카니즘을 나타낸 것이다.FIG. 2 shows the characteristics of the polysilicon bottom electrode DRAM cell capacitor and shows the formation mechanism of metastable polysi (MPS).
도 3a 및 도 3b는 MPS 유무에 따른 바텀 전극의 표면변화를 나타낸 확대사진도로서, 도 3a는 MPS가 생기기 전의 바텀 전극의 표면변화를, 도 3b는 MPS가 생긴 후의 바텀 전극의 표면변화를 나타낸 확대사진도이다.3A and 3B are enlarged photographs showing surface changes of a bottom electrode with or without MPS, and FIG. 3A shows a surface change of a bottom electrode before MPS is generated, and FIG. 3B shows a surface change of a bottom electrode after MPS is generated. It is an enlarged photograph.
도 3c는 MPS 유무에 따른 캐패시턴스의 증가를 나타낸 그래프이다.3C is a graph showing an increase in capacitance with and without MPS.
그리고, 도 4a 내지 도 4c는 열처리 조건에 따른 금속 표면의 변화를 나타낸 사진확대도이다.4A to 4C are enlarged photographs showing changes in the metal surface according to heat treatment conditions.
종래의 256M급 이상의 DRAM 및 MDL 캐패시터에서 고 유전상수(k) 유전체를 사용할 경우, 고 유전상수(k) 유전체와 실리콘(Si)과의 이상 반응에 의한 기생 캐패시터 발생을 방지할 목적으로 반드시 실리콘(Si) 금속 및 금속 산화막 계열의 바텀 전극(bottom electrode)을 사용하였다.In case of using a high dielectric constant (k) dielectric in a conventional 256M class DRAM or MDL capacitor or higher, silicon (s) must be used for the purpose of preventing parasitic capacitor generation due to an abnormal reaction between the high dielectric constant (k) dielectric and silicon (Si). A bottom electrode of Si) metal and metal oxide film series was used.
그러나, 128M급 이하의 DRAM 및 MDL 캐패시터에서 폴리 실리콘 바텀 전극을 사용할 경우에는 MPS(Metastable Poly Si) 공정을 사용할 수 없었다. 이로 인해, 캐패시터 유전체의 두께만으로 캐패시턴스를 조절하므로써 소자의 구현시 공정 마진이 부족한 문제점이 있었다.However, when the polysilicon bottom electrode is used in DRAMs and MDL capacitors of 128M or less, the metastable poly-Si (MPS) process cannot be used. For this reason, there is a problem that the process margin is insufficient when the device is implemented by adjusting the capacitance only by the thickness of the capacitor dielectric material.
또한, DRAM/MML 캐패시터에서 캐패시턴스를 증가시키기 위한 공정 마진이 없는 경우에는 캐패시터를 구현한 후 리프레시(refresh) 특성 저하를 야기시켜 궁극적으로 수율저하를 발생시킨다.In addition, if there is no process margin for increasing capacitance in the DRAM / MML capacitor, after the capacitor is implemented, it causes a decrease in refresh characteristics and ultimately a yield decrease.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 열처리에 의한 금속 실리사이드의 울퉁불퉁한(roughness) 표면을 열처리로 제어하여 금속 바텀 전극에 큰 그레인(grain)을 형성시켜 캐패시터 면적을 증가시킴으로써 캐패시턴스를 증가시킨 디램 및 엠디엘 소자의 셀 캐패시터 형성방법을 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, an object of the present invention is to control the rough surface of the metal silicide by heat treatment by heat treatment to form a large grain (grain) on the metal bottom electrode (capacitor area) The present invention provides a method of forming a cell capacitor of a DRAM and an MD element having an increased capacitance by increasing.
도 1a 내지 도 1f는 종래 기술에 따른 셀 캐패시터 형성 방법을 설명하기 위한 공정 단면도1A to 1F are cross-sectional views illustrating a method of forming a cell capacitor according to the related art.
도 2는 폴리 실리콘 바텀 전극 DRAM 셀 캐패시터의 특성을 나타낸 것으로, MPS(Metastable Poly Si)의 형성 메카니즘을 나타낸 도면2 is a view illustrating characteristics of a polysilicon bottom electrode DRAM cell capacitor, and illustrating a formation mechanism of metastable polysi (MPS).
도 3a는 MPS가 생기기 전의 바텀 전극의 표면변화를 나타낸 확대사진도Figure 3a is an enlarged photograph showing the surface change of the bottom electrode before the MPS occurs
도 3b는 MPS가 생긴 후의 바텀 전극의 표면변화를 나타낸 확대사진도Figure 3b is an enlarged photograph showing the surface change of the bottom electrode after the MPS occurs
도 3c는 MPS 유무에 따른 캐패시턴스의 증가를 나타낸 그래프도Figure 3c is a graph showing the increase in capacitance with or without MPS
도 4a 내지 도 4c는 열처리 조건에 따른 금속 표면의 변화를 나타낸 사진확대도4A to 4C are enlarged photographs showing changes in the metal surface according to heat treatment conditions.
도 5a 내지 도 5f는 본 발명에 의한 셀 캐패시터 형성 방법을 설명하기 위한 공정 단면도5A to 5F are cross-sectional views illustrating a method of forming a cell capacitor according to the present invention.
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
11 : 층간 절연막12 : 콘택홀11 interlayer insulating film 12 contact hole
13 : 플러그 폴리 실리콘막14 : 베리어막13 plug polysilicon film 14 barrier film
15 : 금속 바텀 전극18 : 금속 실리사이드막15 metal bottom electrode 18 metal silicide film
19 : 산화막19: oxide film
20 : 라아지 그레인(large grain) 금속 바텀 전극20: large grain metal bottom electrode
21 : 고 유전상수(k) 유전체막21: high dielectric constant (k) dielectric film
22 : 상부 금속 전극22: upper metal electrode
상기 목적을 달성하기 위한 본 발명에 의한 디램 및 엠디엘 소자의 셀 캐패시터 형성방법은,Method for forming a cell capacitor of the DRAM and MD element according to the present invention for achieving the above object,
캐패시터와 하부 트랜지스터의 소자분리를 위한 층간 절연막 내에 캐패시터 바텀 전극과 하부 트랜지스터의 전도를 위한 플러그 콘택홀을 형성하는 단계;Forming a plug contact hole for conduction of the capacitor bottom electrode and the lower transistor in the interlayer insulating film for device isolation between the capacitor and the lower transistor;
상기 구조물 위에 플러그 폴리 실리콘막을 형성한 후 에치백 공정을 실시하는 단계;Forming a plug polysilicon layer on the structure and then performing an etch back process;
상기 구조물 위에 베리어막을 형성하는 단계;Forming a barrier film on the structure;
상기 구조물 위에 바텀 전극을 형성하기 위한 바텀 전극용 금속막을 형성하는 단계;Forming a bottom electrode metal film for forming a bottom electrode on the structure;
상기 층간 절연막이 일부 노출되도록 상기 바텀 전극용 금속막과 상기 베리어막을 식각하여 셀 캐패시터를 한정하는 단계;Defining a cell capacitor by etching the bottom electrode metal layer and the barrier layer to partially expose the interlayer insulating layer;
상기 셀 캐패시터의 바텀 전극용 금속막의 상부 및 측면에 금속 실리사이드막을 형성하는 단계;Forming a metal silicide film on the top and side surfaces of the bottom electrode metal film of the cell capacitor;
상기 구조물 위에 상기 금속 실리사이드막의 응집을 활성화시키기 위해 산화막을 형성하는 단계;Forming an oxide film on the structure to activate aggregation of the metal silicide film;
상기 공정 후 열처리 공정을 통해 라아지 그레인(large grain) 바텀 전극을 형성하는 단계;Forming a large grain bottom electrode through the heat treatment process after the process;
상기 산화막을 제거하는 단계;Removing the oxide film;
상기 라아지 그레인 바텀 전극의 상부 및 측면에 고 유전상수(k) 유전체막을 형성하는 단계; 및Forming a high dielectric constant (k) dielectric film on the top and side surfaces of the large grain bottom electrode; And
상기 구조물 위에 상부 전극을 형성하기 위한 상부 전극용 금속막을 형성하는 단계를 포함하는 것을 특징으로 한다.And forming a metal film for the upper electrode to form the upper electrode on the structure.
상기 산화막 제거시 응집시 발생될 수 있는 금속 산화막, SiO2등의 부산물도 같이 제거하여 후속 고 유전상수(k) 유전체막의 증착시 이상 반응을 방지하는 것을 특징으로 한다.When the oxide film is removed, by-products such as metal oxide film and SiO 2 , which may be generated during aggregation, are also removed to prevent abnormal reactions during the deposition of subsequent high dielectric constant (k) dielectric films.
상기 바텀 전극용 금속막은 TiN, Ti 산화막, Ru, Ru 산화막, Ir, Ir 산화막 중 하나를 사용하여 형성하는 것을 특징으로 한다.The bottom electrode metal film is formed using one of TiN, Ti oxide film, Ru, Ru oxide film, Ir, and Ir oxide film.
상기 바텀 전극용 금속막의 높이는 300-1000Å 범위를 갖는 것을 특징으로 한다.The height of the bottom electrode metal film is characterized in that it has a range of 300-1000-.
상기 금속 실리사이드막은 TiSi2, CoSi2, MoSi2중 하나를 사용하여 형성하는 것을 특징으로 한다.The metal silicide layer is formed using one of TiSi 2 , CoSi 2 , and MoSi 2 .
상기 산화막은 BPSG, PSG, PE-TEOS 중 하나를 사용하여 형성하는 것을 특징으로 한다.The oxide film is formed using one of BPSG, PSG, and PE-TEOS.
상기 열처리 공정은 노(Furnace), 고온 급속 가열(RTA)법에 의해 열처리 하는 것을 특징으로 한다.The heat treatment process is characterized in that the heat treatment by the furnace (Furnace), high temperature rapid heating (RTA) method.
상기 열처리 온도는 400-800℃인 것을 특징으로 한다.The heat treatment temperature is characterized in that 400-800 ℃.
상기 열처리 공정은 질소(N2), 산소(O2) 분위기 속에서 실시하는 것을 특징으로 한다.The heat treatment step is characterized in that carried out in nitrogen (N 2 ), oxygen (O 2 ) atmosphere.
상기 산화막의 제거 방법은 BOE 또는 HF를 사용한 습식 식각으로 제거하는 것을 특징으로 한다.The removal method of the oxide film is characterized in that the removal by wet etching using BOE or HF.
상기 고 유전상수(k) 유전체막은 Ta2O5, TiON, BST, STO, PZT를 사용하여 형성하는 것을 특징으로 한다.The high dielectric constant (k) dielectric film is formed using Ta 2 O 5 , TiON, BST, STO, PZT.
(실시예)(Example)
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 5a 내지 도 5f는 본 발명에 의한 셀 캐패시터 형성 방법을 설명하기 위한 공정 단면도이다.5A to 5F are cross-sectional views illustrating a method of forming a cell capacitor according to the present invention.
먼저, 도 5a와 같이, 캐패시터와 하부 트랜지스터의 소자분리를 위한 층간 절연막(Inter Layer Dielectric; ILD)(11) 내에 캐패시터 바텀 전극(bottom electrode)과 하부 트랜지스터의 전도를 위한 플러그 콘택홀(plug contact hole)을 형성한다.First, as shown in FIG. 5A, a plug contact hole for conducting a capacitor bottom electrode and a lower transistor in an interlayer dielectric (ILD) 11 for device isolation between a capacitor and a lower transistor is shown. ).
그 다음, 상기 구조물 위에 플러그 폴리 실리콘(plug poly Si)을 증착하여플러그 폴리 실리콘막(13)을 형성한다.Then, plug poly Si is deposited on the structure to form a plug poly silicon layer 13.
그 다음, 상기 플러그 폴리 실리콘막(13)을 에치백(Etch back)한 후 그 위에 베리어막(barrier layer)(14)을 형성한다.Next, the plug polysilicon layer 13 is etched back and a barrier layer 14 is formed thereon.
여기서, 본 발명의 셀 캐패시터는 256M 이상의 고 유전상수(k) 유전체 캐패시터를 사용하므로, 고 유전상수(k) 유전체와 플러그 폴리 실리콘막(13)의 이상 반응을 방지하기 위한 목적으로 베리어막(14)을 형성한다.Here, since the cell capacitor of the present invention uses a high dielectric constant (k) dielectric capacitor of 256M or more, the barrier film 14 is used for the purpose of preventing an abnormal reaction between the high dielectric constant (k) dielectric material and the plug polysilicon film 13. ).
그 다음, 도 5b와 같이, 상기 구조물 위에 바텀 전극을 형성하기 위한 바텀 전극용 금속막(15)을 형성한 후 포토 레지스터 패턴막(도시되지 않음)을 형성하여 셀 캐패시터 한정을 위한 식각 공정을 실시한다.Next, as shown in FIG. 5B, the bottom electrode metal film 15 for forming the bottom electrode is formed on the structure, and then a photoresist pattern film (not shown) is formed to perform an etching process for defining a cell capacitor. do.
그 다음, 상기 식각 공정에 의해 상기 층간 절연막(ILD)(11)이 일부 노출되도록 상기 바텀 전극용 금속막(15)과 상기 베리어막(14)이 등방성 식각된다.Then, the bottom electrode metal film 15 and the barrier film 14 are isotropically etched to partially expose the interlayer insulating film ILD 11 by the etching process.
그 다음, 도 5c와 같이, 한정된 셀 캐패시터의 바텀 전극용 금속막(15)의 상부 및 측면에 금속 실리사이드막(18)을 형성한다.Next, as shown in FIG. 5C, the metal silicide film 18 is formed on the upper and side surfaces of the metal film 15 for the bottom electrode of the limited cell capacitor.
그 다음, 상기 구조물 위에 상기 금속 실리사이드막(18)의 응집을 활성화시키기 위해 산화막(19)을 형성한다.An oxide film 19 is then formed on the structure to activate the aggregation of the metal silicide film 18.
그 다음, 도 5d와 같이, 열처리 공정을 통해 상기 금속 실리사이드막(18)의 응집에 의한 라아지 그레인(large grain) 바텀 전극(20)을 형성시킨다.Next, as shown in FIG. 5D, a large grain bottom electrode 20 is formed by the aggregation of the metal silicide layer 18 through a heat treatment process.
그 다음, 도 5e와 같이, 상기 산화막(19)을 제거한다. 이 때, 산화막(19) 제거시 응집시 발생될 수 있는 금속 산화막, SiO2등의 부산물도 같이 제거하여 후속 고 유전상수(k) 유전체막의 증착시 이상 반응을 방지한다.Next, as shown in FIG. 5E, the oxide film 19 is removed. At this time, by-products such as metal oxide film and SiO 2 , which may be generated during aggregation when the oxide film 19 is removed, are also removed to prevent an abnormal reaction during the deposition of a subsequent high dielectric constant (k) dielectric film.
그 다음, 도 5f와 같이, 상기 라아지 그레인(large grain) 바텀 전극(20)의 상부 및 측면에 고 유전상수(k) 유전체막(21)을 형성한다.Next, as shown in FIG. 5F, a high dielectric constant (k) dielectric film 21 is formed on the upper and side surfaces of the large grain bottom electrode 20.
그 다음, 상기 구조물 위에 상부 전극을 형성하기 위한 상부 전극용 금속막(22)을 증착하여 형성한다.Next, the upper electrode metal film 22 for forming the upper electrode is deposited on the structure.
이상에서 설명한 바와 같이, 본 발명에 의한 디램 및 MDL 소자의 셀 캐패시터 형성방법에 의하면, 열처리에 의한 금속 실리사이드의 울퉁불퉁한(roughness) 표면을 열처리로 제어하여 금속 바텀 전극에 큰 그레인(grain)을 형성시켜 캐패시터 면적을 증가시킴으로써 캐패시턴스를 증가시킬 수 있다. 이로 인해, 충분한 캐패시턴스 마진 및 공정 파라메타(parameter) 확보, 나아가 캐패시터 사이즈 감소에 따른 칩 사이즈 감소로 원가를 절감할 수 있는 효과가 있다.As described above, according to the cell capacitor forming method of the DRAM and the MDL device according to the present invention, the rough surface of the metal silicide by heat treatment is controlled by heat treatment to form large grains in the metal bottom electrode. In this case, the capacitance can be increased by increasing the capacitor area. As a result, sufficient capacitance margin and process parameters can be secured, and cost reduction can be achieved by reducing the chip size due to the reduction of the capacitor size.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100680964B1 (en) * | 2005-06-30 | 2007-02-09 | 주식회사 하이닉스반도체 | Method for forming capacitor of semiconductor device |
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2002
- 2002-07-12 KR KR1020020040792A patent/KR20040006499A/en not_active Application Discontinuation
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