KR20040005260A - 박막 트랜지스터 어레이 기판 및 그의 제조 방법 - Google Patents
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Abstract
먼저, 절연 기판 위에 게이트선, 제1 게이트 전극, 제2 게이트 전극 및 유지 전극을 포함하는 게이트 배선을 형성한다. 이어, 게이트 절연막 및 비정질 규소층을 차례로 적층하고, 비정질 규소층을 다결정 규소층으로 변환한 다음 패터닝하여 제1 및 제2 반도체층을 형성한다. 도핑된 비정질 규소층과 데이터 배선용 도전 물질을 적층하고 패터닝하여 제1 데이터선, 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 데이터 배선과 제2 데이터선, 제2 소스 전극 및 상기 화소 전극과 연결되는 제2 드레인 전극을 포함하는 제2 데이터선을 포함하는 제2 데이터 배선을 가지는 데이터 배선을 형성하고, 데이터 배선으로 가리지 않는 도핑된 비정질 규소층을 식각하여 제1 및 제2 저항성 접촉층을 형성한다. 이어, 데이터 배선을 덮는 보호막을 적층하고, 게이트 절연막과 함께 패터닝하여 제1 및 제2 드레인 전극 및 유지 전극을 드러내는 접촉 구멍을 형성한다. 이어, 보호막의 상부에 제2 드레인 전극과 연결되는 화소 전극과 제1 드레인 전극 및 유지 전극을 전기적으로 연결하는 유지 축전기용 도전체 패턴을 형성하고, 그 상부에 화소 영역에서 화소 전극을 드러내는 개구부를 가지는 격벽을 형성한다.
Description
본 발명은 박막 트랜지스터 어레이 기판 및 그 제조 방법에 관한 것으로, 더욱 상세하게는, 유기 발광(organic electro-luminescence) 표시 장치의 한 기판으로 사용되는 박막 트랜지스터 어레이 기판 및 그 제조 방법에 관한 것이다.
일반적으로 유기 발광(organic electro-luminescence) 표시 장치는 형광성 유기 물질을 전기적으로 여기 발광시켜 화상을 표시하는 표시 장치로서, 정공 주입전극(애노드)과 전자주입 전극(캐소드)과 이들 사이에 형성되어 있는 유기 발광층을 포함하고, 유기 발광층에 전하를 주입하면, 전자와 정공이 쌍을 이룬 후 소멸하면서 빛을 내는 자기발광형 표시 장치이다. 이때, 유기 발광층의 발광 효율을 향상시키기 위해 전자 수송층(ETL:Electron Transport Layer) 및 정공 수송층(HTL:Hole Transport Layer) 등을 포함하며, 전자 주입층(EIL:Electron Injecting Layer)과 정공 주입층(HIL:Hole Injecting Layer) 등을 더 포함할 수 있으며, 매트릭스 형태로 배열되어 있는 유기 발광 셀을 구동하는 방법으로 단순 매트릭스 방식과 박막 트랜지스터를 이용한 능동구동 방식으로 분류된다.
단순 매트릭스(passive matrix) 방식이 애노드 라인과 캐소드 라인을 서로 교차하도록 배치하여 특정 화소에 대응하는 라인을 선택 구동하는 반면, 능동 구동(active matrix) 방식은 각 유기 발광 셀의 애노드 전극에 구동 박막 트랜지스터와 콘덴서를 접속하여 콘덴서 용량에 의해 전압을 유지하도록 하는 구동 방식이다. 이때, 유기 발광 셀에 발광을 위한 전류를 공급하는 구동 박막 트랜지스터의 전류량은 스위칭 트랜지스터를 통해 인가되는 데이터 전압에 의해 제어되며, 스위칭 트랜지스터의 게이트와 소스는 각각 서로 교차하여 배치되어 있는 게이트 신호선(또는 스캔 라인)과 데이터 신호선에 연결된다. 따라서 게이트 신호선을 통하여 전달된 신호에 의해 스위칭 트랜지스터가 온(on)되면, 데이터 라인을 통해 구동 전압이 구동 트랜지스터의 게이트에 인가되고, 구동 트랜지스터를 통해 유기 발광 셀에 전류가 흘러 발광이 이루어지며, 이러한 유기 발광 셀은 R, G, B 화소별로 구비되어 칼라 화면을 구현한다.
이러한 유기 발광 표시 장치를 제조 방법 중에서, 구동 또는 스위칭 박막 트랜지스터가 형성되어 있는 박막 트랜지스터 어레이 기판은 마스크를 이용한 사진 식각 공정을 통하여 제조하는 것이 일반적이며, 생산 비용을 줄이기 위해서는 마스크의 수를 적게 하는 것이 바람직하다.
본 발명이 이루고자 하는 기술적 과제는 제조 비용을 최소화하기 위해 제조 방법을 단순화할 수 있는 유기 발광 표시 장치용 박막 트랜지스터 어레이 기판 및 그의 제조 방법을 제공하는 것이다.
도 1은 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 배치도이고,
도 2는 및 도 3은 도 1에서 II-II' 및 III-III' 선을 따라 잘라 도시한 단면도이고,
도 4a는 본 발명의 실시예에 따른 박막 트랜지스터 기판을 제조하는 첫 번째 단계에서의 박막 트랜지스터 기판의 배치도이고,
도 4b 및 도 4c는 4a에서 IVb-IVb' 및 IVc-IVc' 선을 따라 잘라 도시한 단면도이고,
도 5a 및 도 5b는 도 4a에서 IVb-IVb' 및 IVc-IVc' 선을 따라 잘라 도시한 도 4b 및 도 4c의 다음 단계의 단면도이고,
도 6a는 도 5a 및 도 5b의 다음 단계에서의 박막 트랜지스터 어레이 기판의 배치도이고,
도 6b 및 도 6c는 도 6a에서 VIb-VIb' 및 VIc-VIc' 선을 따라 잘라 도시한 단면도이고,
도 7a는 도 6a의 다음 단계에서의 박막 트랜지스터 어레이 기판의 배치도이고,
도 7b 및 도 7c는 도 7a에서 VIIb-VIIb' 및 VIIc-VIIc' 선을 따라 잘라 도시한 단면도이고,
도 8a는 도 7a의 다음 단계에서의 박막 트랜지스터 어레이 기판의 배치도이고,
도 8b 및 도 8c는 도 8a에서 VIIIb-VIIIb' 및 VIIIc-VIIIc' 선을 따라 잘라 도시한 단면도이고,
도 9a는 도 8a의 다음 단계에서의 박막 트랜지스터 어레이 기판의 배치도이고,
도 9b 및 도 9c는 도 9a에서 IXb-IXb' 및 IXc-IXc' 선을 따라 잘라 도시한 단면도이다.
이러한 문제점을 해결하기 위하여 본 발명에서는 게이트 절연막의 상부에 비정질 규소층을 적층하고 비정질 규소층을 결정화하여 다결정 규소층을 형성하고, 도핑된 비정질 규소층을 적층하여 저항성 접촉층을 형성한다.
더욱 상세하게, 본 발명에 따른 박막 트랜지스터 어레이 기판에는, 절연 기판 상부에 게이트선, 게이트선에 연결되어 있는 제1 게이트 전극, 게이트선으로부터 분리되어 있는 제2 게이트 전극 및 제2 게이트 전극과 연결되어 있는 유지 전극을 포함하는 게이트 배선이 형성되어 있고, 게이트 배선을 덮는 게이트 절연막의 제1 및 제2 게이트 전극 위에는 다결정 규소의 제1 및 제2 반도체층이 형성되어 있다. 게이트 절연막 상부에는 제1 데이터선, 제1 데이터선에 연결되어 있으며 제1 반도체층 상부까지 연장되어 있는 제1 소스 전극 및 제1 게이트 전극을 중심으로 제1 소스 전극과 마주하며 제1 반도체층 상부까지 연장되어 있는 제1 드레인 전극을 포함하는 제1 데이터 배선과, 유지 전극과 중첩하는 제2 데이터선, 제2 데이터선에 연결되어 있으며 제2 반도체층 상부까지 연장되어 있는 제2 소스 전극 및 제2 게이트 전극을 중심으로 제2 소스 전극과 마주하며 제2 반도체층 상부까지 연장되어 있는 제2 드레인 전극을 포함하는 제2 데이터 배선을 포함하는 데이터 배선이 형성되어 있다. 데이터 배선을 덮는 보호막 상부에는 제2 드레인 전극과 전기적으로 연결되어 있는 화소 전극이 형성되어 있으며, 그 상부에는 화소 영역에서 화소 전극을 드러내는 개구부를 가지는 격벽이 형성되어 있다.
제1 및 제2 반도체층과 제1 및 제2 데이터선 사이에 형성되어 있으며 불순물로 도핑되어 있는 제1 및 제2 저항성 접촉층을 더 포함할 수 있으며, 제2 드레인 전극은 보호막의 제1 접촉 구멍을 통하여 화소 전극과 연결되어 있는 것이 바람직하다.
또한, 보호막 상부에는 제2 데이터선과 중첩하고 있으며, 보호막의 제2 및 제3 접촉 구멍을 통하여 제1 드레인 전극과 유지 전극을 전기적으로 연결하는 유지 축전기용 도전체 패턴이 형성될 수 있다.
그러면, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 유기 발광 표시 장치용 박막 트랜지스터 어레이 기판 및 그 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
먼저, 도 1 내지 도 3을 참조하여 본 발명의 실시예에 따른 유기 발광 표시 장치용 박막 트랜지스터 어레이 기판의 구조에 대하여 구체적으로 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 유기 발광 표시 장치용 박막 트랜지스터 어레이 기판의 배치도이고, 도 2는 및 도 3은 도 1에서 II-II' 및 III-III' 선을 따라 잘라 도시한 단면도이다.
절연 기판(110) 위에 버퍼층(810)이 전면적으로 형성되어 있으며, 버퍼층(810)의 상부에는 은 또는 은 합금 또는 알루미늄 또는 알루미늄 합금 등과 같이 저저항을 가지는 단일막 또는 이를 포함하는 다층막으로 이루어져 있는 게이트 배선이 형성되어 있다. 게이트 배선은 가로 방향으로 뻗어 있는 게이트선(121), 게이트선(121)의 끝에 연결되어 있어 외부로부터의 게이트 신호를 인가받아 게이트선으로 전달하는 게이트 패드(125) 및 게이트선(121)에 연결되어 있는 제1 게이트 전극(123)을 포함한다. 또한, 게이트 배선은 게이트선(121)으로부터 분리되어 있는 제2 게이트 전극(122), 세로 방향으로 뻗어 있는 유지전극(124) 및 제2 게이트 전극(122)과 유지 전극(124)을 연결하는 연결부(126)를 포함한다. 유지 전극(124)을 이후에 형성되는 제2 데이터선(172)은 중첩하여 유지 축전기를 이룬다. 여기서, 게이트 배선(121. 122, 123, 124, 125. 126)이 다층막인 경우에는 다른 물질과 접촉 특성이 우수한 패드용 물질을 포함할 수 있다.
게이트 배선(121. 122, 123, 124, 125. 126) 하부의 버퍼층(810)은 생략될 수 있다.
기판(110) 위에는 질화 규소(SiNx) 또는 산화 규소 따위로 이루어진 게이트 절연막(140)이 게이트 배선(121, 122, 123, 124, 125, 126)을 덮고 있다.
게이트 절연막(140) 상부에는 다결정 규소로 이루어진 제1 반도체층(152)과 제2 반도체층(154)이 형성되어 있다. 제1 반도체층(152)은 제1 게이트 전극(123)에 대응하는 부분에 위치하며, 제2 반도체층(154)은 제2 게이트 전극(122)에 대응하는 부분에 위치하고, 제1 및 제2 반도체층(152, 154)은 이후에 형성되는 제1 및 제2 데이터선(171, 172)을 따라 패터닝되어 다른 모양을 가질 수 있다.
게이트 절연막(140) 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 제1 부분(163, 164)과 제2 부분(165, 166)으로 각각 이루어진 제1 및 제2 저항성 접촉층이 각각 형성되어 있다. 제1 저항성 접촉층의 제1 및 제2 부분(163, 165)은 제1 게이트 전극(123)을 중심으로 분리되어 있으며 제1 반도체층(152) 상부까지 연장되어 있으며, 제2 저항성 접촉층의 제1 및 제2 부분(164, 166)은 제2 게이트 전극(122)을 중심으로 분리되어 있으며 제2 반도체층(154) 상부까지 연장되어 있다.
제1 및 제2 저항성 접촉층(163, 164, 165, 166)의 상부에는 은 또는 은 합금 또는 알루미늄 또는 알루미늄 합금 등과 같이 저저항을 가지는 단일막 또는 이를 포함하는 다층막으로 이루어진 제1 및 제2 데이터 배선이 형성되어 있다. 제1 데이터 배선은 세로 방향으로 형성되어 게이트선(121)과 교차하여 화소 영역을 정의하는 제1 데이터선(171), 제1 데이터선(171)에 연결되어 있으며 제1 저항성 접촉층의 제1 부분(163)의 상부까지 연장되어 있는 제1 소스 전극(173), 제1 데이터선(171)의 한쪽 끝에 연결되어 있으며 외부로부터의 화상 신호를 인가받는 제1 데이터 패드(179), 제1 소스 전극(173)과 분리되어 제1 게이트 전극(123)에 대하여 제1 소스 전극(173)의 반대쪽 위치하며 제1 저항성 접촉층의 제2 부분(165)의 상부까지 연장되어 있는 제1 드레인 전극(175)을 포함한다. 제2 데이터 배선은 세로 방향으로 뻗어 있으며, 유지 전극(124)과 중첩되어 있는 제2 데이터선(172), 제2 데이터선(172)에 연결되어 있으며 제2 저항성 접촉층의 제1 부분(164)의 상부까지 연장되어 있는 제2 소스 전극(174), 제2 데이터선(172)의 한쪽 끝에 연결되어 있는 제2 데이터 패드(178), 제2 소스 전극(174)과 분리되어 제2 게이트 전극(122)에 대하여 제2 소스 전극(174)의 반대쪽 위치하며 제2 저항성 접촉층의 제2 부분(166)의 상부까지 연장되어 있는 제2 드레인 전극(176)을 포함한다.
제1 및 제2 저항성 접촉층(163, 165, 164, 166)은 제1 및 제2 데이터 배선(171, 172, 173, 174, 175, 176, 178, 179)과 동일한 패턴을 가진다. 하지만, 제조 공정에서 패터닝하는 순서에 따라 제1 및 제2 저항성 접촉층(163, 165, 164,166)은 채널부를 제외한 제1 및 제2 반도체층(152, 154)과 동일한 패턴을 가질 수도 있다.
제1 및 제2 데이터 배선(171, 172, 173, 174, 175, 176, 178, 179) 위에는 질화 규소 또는 산화 규소 또는 유기 물질로 이루어진 보호막(820)이 형성되어 있다. 보호막(820)에는 제1 드레인 전극(175), 제2 드레인 전극(176), 제1 데이터 패드(179) 및 제2 데이터 패드(178)를 각각 드러내는 접촉 구멍(825, 824, 829, 828)이 형성되어 있으며, 게이트 절연막(140)과 함께 게이트 패드(125) 및 연결부(126)를 드러내는 접촉 구멍(822, 826)이 형성되어 있다.
보호막(820) 위에는 접촉 구멍(824)을 통하여 제2 드레인 전극(176)과 전기적으로 연결되어 있으며 화소에 위치하는 화소 전극(192)이 형성되어 있다. 또한, 보호막(820)위에는 접촉 구멍(825, 826)을 통하여 제1 드레인 전극(175) 및 연결부(126)와 연결되어 있는 유지 축전기용 도전체 패턴(194)이 형성되어 있다. 유지 축전기용 도전체 패턴(194)은 제1 드레인 전극(175)과 제2 게이트 전극(122)을 전기적으로 연결하며, 제2 데이터선(172)과 중첩되어 유지 축전기를 이룬다. 또한, 보호막(820) 위에는 접촉 구멍(822, 828, 829)을 통하여 각각 게이트 패드(125), 제2 데이터 패드(178) 및 제1 데이터 패드(179)와 각각 연결되어 있는 보조 게이트 패드(92), 제2 보조 데이터 패드(98) 및 제1 보조 데이터 패드(99)가 형성되어 있다. 여기서, 화소 전극(192), 유지 축전기용 도전체 패턴(194)과 보조 게이트 패드(92) 및 제1 및 제2 데이터 패드(98, 99)는 투명한 도전 물질인 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 등으로 이루어져 있다.
화소 전극(192) 및 유지 축전기용 도전체 패턴(194)의 위에는 유기 물질로 이루어지며, 화소 영역에서 화소 전극(192)을 드러내는 개구부를 가지는 격벽(830)이 형성되어 있다.
다음은, 이러한 유기 발광 표시 장치용 박막 트랜지스터 어레이 기판의 제조 방법을 도 4a 내지 도 9c와 앞서의 도 1 내지 도 3을 참고로 하여 설명한다.
먼저, 도 4a 내지 도 4c에 도시한 바와 같이, 절연 기판(110)에 위에 저저항을 가지는 은 또는 은 합금 또는 알루미늄 또는 알루미늄 합금으로 이루어진 단일막 또는 이러한 단일막을 포함하며 크롬, 몰리브덴, 몰리브덴 합금, 티타늄 또는 탄탈륨 등과 같이 다른 물질과 접촉 특성이 우수한 도전 물질을 포함하는 다층막을 스퍼터링 공정으로 적층하고 첫 번째 마스크를 이용한 사진 식각 공정으로 패터닝하여 게이트선(121), 제1 게이트 전극(123), 게이트 패드(125), 제2 게이트 전극(122), 유지 전극(124) 및 연결부(126)를 포함하는 게이트 배선을 형성한다.
이어, 도 5a 및 도 5b에 나타낸 바와 같이, 절연 기판(110) 위에 산화 규소 또는 질화 규소 등을 화학 기상 증착으로 증착하여 게이트 절연막(140)을 형성하고, 그 위에 비정질 규소층(150)을 증착한다. 비정질 규소층(150)의 증착은 LPCVD(low temperature chemical vapor deposition), PECVE(plasma enhanced chemical vapor deposition) 또는 스퍼터링(sputtering)으로 진행할 수 있다. 이어서, 비정질 규소층(150)을 레이저 결정화 공정을 통하여 다결정 규소층(150)으로 변환한다.
이어, 도 6a 내지 도 6c에 나타난 바와 같이, 마스크를 이용한 사진 식각 공정으로 다결정 규소층을(150)을 패터닝하여 제1 및 제2 반도체층(152, 154)을 형성한다.
이어, 다음, 도 7a 내지 도 7c에 도시한 바와 같이, 기판(110)의 상부에 n형 또는 p형의 불순물이 도핑되어 있는 비정질 규소를 적층하여 저항성 접촉층을 형성하고, 저저항을 가지는 은 또는 은 합금 또는 알루미늄 또는 알루미늄 합금으로 이루어진 단일막 또는 이러한 단일막을 포함하며 크롬, 몰리브덴, 몰리브덴 합금, 티타늄 또는 탄탈륨 등과 같이 다른 물질과 접촉 특성이 우수한 도전 물질을 포함하는 다층막을 적층한다. 이어, 네 번째 마스크를 이용한 사진 공정으로 패터닝하여 게이트선(121)과 교차하는 제1 및 제2 데이터선(171, 172), 제1 및 제2 데이터선(171, 172)과 각각 연결되어 제1 및 제2 반도체층(152, 154) 상부까지 연장되어 있는 제1 및 제2 소스 전극(173, 174), 제1 및 제2 데이터선(171, 172)의 한쪽 끝에 각각 연결되어 있는 제1 및 제2 데이터 패드(179, 178), 제1 및 제2 소스 전극(173, 174)과 분리되어 있으며 제1 및 제2 게이트 전극(123, 122)을 중심으로 제1 및 제2 소스 전극(173, 174)과 마주하는 제1 및 제2 드레인 전극(175, 176)을 포함하는 제1 및 제2 데이터 배선을 형성한다. 이어, 데이터 배선(171, 172, 173, 174, 175, 178, 179)으로 가리지 않는 도핑된 비정질 다결정 규소층을 식각하여 제1 및 제2 저항성 접촉층(163, 165, 164, 166)을 형성한다.
이때, 도핑된 비정질 규소층이 p형 박막 트랜지스터 영역에 위치하는 경우에는 감광막 패턴을 사용하는 사진 식각 공정으로 p형 불순물이 도핑된 비정질 규소층만을 남기고, n 형 박막 트랜지스터 영역에 위치하는 경우에는 다른 감광막을 사용하는 사진 식각 공정으로 n형 불순물이 주입되어 있는 비정질 규소층만을 남긴다. n형 및 p형 박막 트랜지스터 영역의 형성 공정은 순서가 바뀌어도 무방하다.
또한, 본 발명의 실시예에서는 도핑된 비정질 규소층을 적층하고, 데이터 배선(171, 172, 173, 174, 175, 178, 179)을 형성한 다음, 데이터 배선(171, 172, 173, 174, 175, 178, 179)으로 가리지 않는 도핑된 비정질 규소층을 식각하여 제1 및 제2 저항성 접촉층(163, 164, 165, 166)을 형성하였지만, 도 5a 및 도 5b에서와 같이 다결정 규소층(150)을 형성한 다음, 도핑된 비정질 규소층을 적층하고 다결정 규소층과 함께 패터닝할 수도 있다. 이 경우에도 데이터 배선(171, 172, 173, 174, 175, 178, 179)을 형성한 다음 데이터 배선(171, 172, 173, 174, 175, 178, 179)으로 가리지 않는 도핑된 비정질 규소층을 제거하여 제1 및 제2 저항성 접촉층을 완성하며, 이때 제1 및 제2 저항성 접촉층은 소스 전극과 드레인 전극 사이의 채널부를 제외한 제1 및 제2 반도체층(152, 154)과 동일한 패턴을 가진다.
이어, 도 8a 내지 도 8c에서 보는 바와 같이, 질화 규소 또는 산화 규소 또는 낮은 유전율을 가지는 유기 물질 등의 절연 물질을 적층하여 보호막(820)을 형성한다. 이어, 다섯 번째 마스크를 이용한 사진 식각 공정으로 게이트 절연막(140)과 함께 패터닝하여, 게이트 패드(125), 제1 및 제2 드레인 전극(175), 연결부(126) 및 제1 및 제2 데이터 패드(179, 178)를 드러내는 접촉 구멍(822, 825, 826, 824, 829, 828)을 형성한다.
이어, 도 9a 내지 도 9c에서 보는 바와 같이, ITO 또는 IZO을 적층하고 여섯 번째 마스크를 이용한 패터닝을 실시하여 접촉 구멍(826)을 통하여 제2 드레인 전극(176)과 연결되는 화소 전극(192)과 접촉 구멍(824, 824)을 통하여 제1 드레인 전극과 연결부(126)와 연결되는 유지 축전기용 도전체 패턴(194)을 형성한다. 이때, 접촉 구멍(822, 828, 829))을 통하여 게이트 패드(125), 제1 및 제2 데이터 패드(179, 178)와 각각 연결되는 보조 게이트 패드(92), 제1 및 제2 보조 데이터 패드(99, 98)를 각각 형성한다.
다음, 도 1 내지 도 3에서 보는 바와 같이, 기판(110)의 상부에 격벽용 유기막을 도포하고 일곱 번째 마스크를 이용한 사진 식각 공정으로 패터닝하여 화소 영역 격벽(830)을 형성한다.
이러한 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 공정에서는 각 화소 영역에 적, 녹, 청의 유기 발광층 또는 기준 전극 등을 형성하는 공정을 추가할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이와 같이, 본 발명에서는 이상과 같이 본 발명에서는 6매 마스크를 이용하여 다결정 규소를 이용한 박막 트랜지스터 어레이 기판을 완성하여 제조 공정을 단순화할 수 있어 제조 비용을 최소화할 수 있다.
Claims (10)
- 절연 기판,상기 기판 상부에 형성되어 있으며, 게이트선, 상기 게이트선에 연결되어 있는 제1 게이트 전극, 상기 게이트선으로부터 분리되어 있는 제2 게이트 전극 및 상기 제2 게이트 전극과 연결되어 있는 유지 전극을 포함하는 게이트 배선,상기 게이트 배선을 덮는 게이트 절연막,적어도 상기 제1 및 제2 게이트 전극의 상기 게이트 절연막 상부에 각각 형성되어 있는 다결정 규소의 제1 및 제2 반도체층,상기 게이트 절연막 상부에 형성되어 있으며, 제1 데이터선, 상기 제1 데이터선에 연결되어 있는 제1 소스 전극 및 상기 제1 게이트 전극을 중심으로 상기 제1 소스 전극과 마주하는 제1 드레인 전극을 포함하는 제1 데이터 배선과, 상기 유지 전극과 중첩하는 제2 데이터선, 상기 제2 데이터선에 연결되어 있는 제2 소스 전극 및 상기 제2 게이트 전극을 중심으로 상기 제2 소스 전극과 마주하는 제2 드레인 전극을 포함하는 제2 데이터 배선을 포함하는 데이터 배선,상기 데이터 배선을 덮는 보호막,상기 제2 드레인 전극과 전기적으로 연결되어 있는 화소 전극을 포함하는 박막 트랜지스터 어레이 기판.
- 제1항에서,상기 화소 전극 상부에 형성되어 있으며 화소 영역에서 상기 화소 전극을 드러내는 개구부를 가지는 격벽을 더 포함하는 박막 트랜지스터 어레이 기판.
- 제1항에서,상기 제1 및 제2 반도체층과 상기 제1 및 제2 데이터선 사이에 형성되어 있으며 불순물로 도핑되어 있는 제1 및 제2 저항성 접촉층을 더 포함하는 박막 트랜지스터 어레이 기판.
- 제1항에서,상기 제2 드레인 전극은 상기 보호막의 제1 접촉 구멍을 통하여 상기 화소 전극과 연결되어 있는 박막 트랜지스터 어레이 기판.
- 제1항에서,상기 보호막 상부에 형성되어 상기 제2 데이터선과 중첩하고 있으며, 상기 보호막의 제2 및 제3 접촉 구멍을 통하여 상기 제1 드레인 전극과 상기 유지 전극과 연결되어 있는 유지 축전기용 도전체 패턴을 더 포함하는 박막 트랜지스터 어레이 기판.
- 절연 기판 위에 게이트선, 제1 게이트 전극, 제2 게이트 전극 및 유지 전극을 포함하는 게이트 배선을 형성하는 단계,상기 기판 상부에 상기 게이트 배선을 덮는 게이트 절연막 및 비정질 규소층을 차례로 적층하는 단계,상기 비정질 규소층을 다결정 규소층으로 변환하는 단계,상기 다결정 규소층을 패터닝하여 제1 및 제2 반도체층을 형성하는 단계,상기 게이트 절연막 또는 상기 제1 및 제2 반도체층 상부에 제1 데이터선, 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 데이터 배선과 제2 데이터선, 제2 소스 전극 및 상기 화소 전극과 연결되는 제2 드레인 전극을 포함하는 제2 데이터선을 포함하는 제2 데이터 배선을 가지는 데이터 배선을 형성하는 단계,상기 데이터 배선을 덮는 보호막을 형성하는 단계,상기 데이터 배선과 연결되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제6항에서,상기 화소 전극과 동일한 층으로 상기 제1 드레인 전극 및 상기 유지 전극과 연결되는 유지 축전기용 도전체 패턴을 형성하는 단계를 더 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제6항에서,상기 화소 전극은 상기 보호막의 상부에 형성하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제6항에서,상기 화소 전극을 드러내는 개구부를 가지는 격벽을 형성하는 단계를 더 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제6항에서,상기 데이터 배선과 상기 제1 및 제2 반도체층 사이에 제1 및 제2 저항성 접촉층을 형성하는 단계를 더 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
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| US8188948B2 (en) | 2007-11-09 | 2012-05-29 | Samsung Electronics Co., Ltd. | Organic light emitting diode display and method for manufacturing the same |
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- 2002-07-09 KR KR1020020039750A patent/KR20040005260A/ko not_active Application Discontinuation
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