KR20040004469A - 디지털 광밸브 어드레싱 방법 및 장치와 이것을 포함하는광밸브 - Google Patents

디지털 광밸브 어드레싱 방법 및 장치와 이것을 포함하는광밸브 Download PDF

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Abstract

디스플레이 시스템(200)은 디지털 비디오 데이터를 수신하고 디스플레이 패널(212)의 픽셀 로우에 대응하는 디지털 픽셀 값을 유지하는 디스플레이 구동기(202)를 포함한다. 상기 유지된 디지털 픽셀 값은 디지털 카운터(335)에서 생성된 디지털 카운트와 디지털 방식으로 비교되고, 그 비교 결과에 따라 결정된 전이 시간에 데이터 램프가 신호에 인가된다. 데이터 램프 신호는 데이터 램프가 픽셀에 인가되는 전이 시간이 희망하는 이미지 값에 대응하는 픽셀 전압을 설정하는 데 이용될 수 있도록 시변 신호로 구성된다. 일례로서, 제1 픽셀 로우에 대응하는 디지털 픽셀 값은 각 픽셀과 관련된 디지털 이미지에 의해 결정되는 전이 시간에 데이터 램프 신호가 제1 픽셀 로우의 각 픽셀에 인가되도록 처리된다.

Description

디지털 광밸브 어드레싱 방법 및 장치와 이것을 포함하는 광밸브{DIGITAL LIGHT VALVE ADDRESSING METHODS AND APPARATUS AND LIGHT VALVES INCORPORATING SAME}
폴리실리콘 기판 상에 형성된 액정층을 기초로 한 투사형 디스플레이는 폴리실리콘 기판 상에 형성된 능동 회로를 통해 디스플레이 픽셀을 어드레스하도록 한다. 이와 달리, 수동 기판 상에 형성된 액정층을 기초로 한 디스플레이는 픽셀을 어드레스하는 외부 회로를 구비해야 하는데, 통상은 이로 인해 회로 비용 및 복잡도가 증가한다. 또한, 외부 회로와 디스플레이 패널간의 배선이 어렵고 비용이 많이 든다.
종래의 디스플레이는 외부 구동 회로에서 생성된 픽셀 전압을 인가하고 입중 데이터를 연속하는 픽셀 컬럼(column)에 접속하는 픽셀 멀티플렉서를 디스플레이 상에 제공함으로써 픽셀을 어드레스한다. 다수의 픽셀을 갖는 디스플레이의 경우, 각 픽셀을 적절한 신호 전압으로 어드레스하기가 어려울 수 있는데, 특히 동작을 표시하기에 충분한 속도로 이미지를 갱신해야하는 경우에 그러하다. 통상의 리프레시 속도 또는 프레임 속도는 60 Hz ∼ 70 Hz 사이이다. 프레임 속도가 60 Hz인 경우, 하나의 프레임을 기록하는 데 약 16.7 msec의 시간이 걸린다. 로우(row) 당 800 픽셀인 600개의 로우를 갖는 디스플레이의 경우, 하나의 로우를 기록하는 데 총 약 16.7/600 msec, 즉 약 28 μsec의 시간이 걸린다. 하나의 로우에서 수개의 픽셀(통상 6)을 동시에 기록하므로, 각 픽셀을 기록하는 데는 약 200 ns의 시간이 걸린다. 불행하게도, 그렇게 긴 시간은 일부 고해상도 디스플레이에는 유효하지 않으며, 다른 디스플레이에 대한 에러 마진을 제공하지 않는다. 예컨대, 약 33 pF의 컬럼 용량과 약 500 Ohms의 컬럼 저항을 갖는 디스플레이 패널의 경우, 대응하는 RC 시상수는 약 16 ns이다. 만일 픽셀의 신호 전압이 인가된 신호 전압에 매우 가깝다면, 희망하는 픽셀 전압을 설정하는 데는 5 RC 시상수가 요구된다. 따라서, 하나의 컬럼의 하나의 픽셀을 처리하는 데는 약 80 ns의 시간이 요구된다. 통상 멀티플렉서 스위칭, 셋업 및 보류 시간, 및 고정 시간으로 50 ∼ 75 nsec가 추가로 요구된다. 이와 같이, 픽셀을 처리함에 있어서 적어도 약 150 ns가 유효해야만 한다. 600x800 픽셀의 디스플레이의 경우, 그렇게 긴 시간은 유효하지만, 에러 마진을 거의 또는 전혀 제공하지 않으며, 더 고해상도의 디스플레이의 경우에는, 150 ns 보다 짧은 시간이 유효하다. 더 작고 복잡한 FET의 경우에는, 로우 당 6 이상의 픽셀을 동시에 기록할 수 있지만, 더 큰 저항이 요구되기 때문에 픽셀 기록 시간이 증가하게 된다. 이와 같이, 동시에 기록할 수 있는 픽셀의 수를 증가시키는 것으로는 일반적으로 고해상 디스플레이의 어드레싱을 처리할 수 없다.
이러한 단점 이외에도, 종래의 디스플레이는 일반적으로 아날로그 비디오 데이터를 표시 및 처리하도록 구성되어 있다는 점이다. 만일 그러한 시스템으로 디지털 비디오 데이터를 표시 및 처리하려면, 디지털 대 아날로그 변환이 요구된다. 그러한 변환은 추가적인 회로를 필요로 함으로써 시스템 비용을 증가시킬 뿐만 아니라, 그러한 변환 과정의 결함에 기인한 이미지 신호의 에러를 유발한다.
종래 기술의 이러한 단점 및 다른 단점을 고려해 볼 때, 개선된 디스플레이, 디스플레이 구동기 및 디스플레이 패널 제어 방법이 요구되며, 특히 디지털 비디오 데이터용으로 구성된 시스템 및 방법이 요구된다.
본 발명은 액정 표시 장치 패널과 같은 디스플레이를 어드레싱하는 방법 및 장치와 그러한 방법 및 장치를 포함하는 디스플레이 시스템에 관한 것이다.
도 1은 2개의 픽셀 로우에 대응하는 샘플 및 홀드 커패시터를 포함하는 샘플 및 홀드 모듈을 포함하는 디스플레이 시스템의 개략적인 블록도이다.
도 2a는 디지털 비디오 신호를 수신하고 디지털 이미지 값을 픽셀 어레이를 포함하는 디스플레이 패널에 전달하는 디지털 픽셀 구동기를 포함하는 디스플레이 시스템의 개략적인 블록도이다.
도 2b는 도 2a의 디스플레이 패널의 대표적인 픽셀의 개략적인 블록도이다.
도 3은 도 2a에 도시한 디지털 픽셀 구동기의 개략도이다.
도 4는 짝수 및 홀수 컬럼 디스플레이 구동기를 포함하는 디스플레이 시스템의 개략적인 블록도이다.
본 발명은 로우 및 컬럼을 갖는 픽셀 어레이를 형성하는 디스플레이 패널을 포함하는 디스플레이 시스템을 제공한다. 로우 메모리는 상기 디스플레이 시스템의 선택된 로우의 픽셀에 대응하는 디지털 픽셀 값을 수신하도록 구성된다. 상기 선택된 로우의 픽셀에 대응하는 디지털 비교기를 포함하는 디지털 비교기 모듈이 제공된다. 상기 디지털 비교기는 상기 로우 메모리로부터 대응하는 디지털 픽셀 값을 수신하도록 배치 구성된 비교기 입력과 상기 디스플레이 패널의 대응하는 컬럼과 통신하는 비교기 출력을 포함한다. 어떤 실시예에서는, 상기 비교기 출력을 수신하고 처리된 비교기 출력을 상기 디스플레이 컬럼으로 전달하는 레벨 시프터 또는 다른 버퍼가 제공된다. 디지털 카운터는 상기 비교기 모듈에 디지털 램프 카운트를 제공함으로써 상기 디지털 비교기가 대응하는 디지털 픽셀 값과의 비교에 기초하여 비교기 출력을 제공할 수 있도록 배치 구성된다. 대표적인 실시예에 있어서, 상기 디스플레이 시스템은 또한 디지털 비디오 신호를 수신하고 상기 디지털 픽셀 값을상기 로우 메모리에 제공하는 디스플레이 제어기를 포함한다.
다른 실시예에 따라, 디스플레이 시스템은 이전에 선택된 로우에 대응하는 디지털 픽셀 값이 상기 비교기 모듈로 전달되는 동안에 상기 디스플레이 패널의 추가의 로우에 대응하는 디지털 픽셀 값을 수신하도록 구성된 로우 입력 모듈을 포함한다. 상기 디스플레이 제어기는 상기 비교기가 상기 이전에 선택된 로우의 디지털 픽셀 값을 처리하자마자 상기 추가의 로우에 대응하는 디지털 픽셀 값이 상기 비교기로 전달되도록 지시한다. 대표적인 실시예에 따라, 상기 로우 입력 모듈은 시프트 레지스터 모듈을 포함한다. 또 다른 대표적인 실시예에 있어서, 상기 로우 입력 모듈은 픽셀에 대한 8비트 디지털 픽셀 값을 처리하도록 구성된 양방향 시프트 레지스터 모듈을 포함한다. 특정예에 있어서, 양방향 시프트 레지스터 모듈은 시프트 방향 입력에 인가되는 신호에 기초하여 입력 또는 출력으로서 기능하도록 구성될 수 있는 2개의 디지털 입력/출력을 포함한다. 상기 시프트 레지스터 모듈은 디지털 픽셀 값을 상기 디지털 비교기로 전달하기 위한 디지털 픽셀 값 출력을 포함한다. 또 다른 실시예에 따라, 상기 로우 입력 모듈은 상기 비교기가 처리하는 디지털 픽셀 값을 유지하도록 구성된 병렬 래치를 포함한다.
또 다른 실시예에 있어서, 디스플레이 시스템은 상기 비교기 출력을 수신하고 컬럼 제어 전압을 상기 디스플레이 패널로 전달하도록 구성된 플립플롭 모듈을 포함한다. 또 다른 실시예에 따라, 디스플레이 제어기는 상기 디지털 카운터에 의한 카운팅을 개시 또는 종료시키고 상기 병렬 래치 또는 다른 로우 입력 모듈에게 수신된 디지털 픽셀 값을 저장할 것을 지시하거나, 추가의 픽셀 데이터의 취득을허용하도록 구성된다.
본 발명은 픽셀 로우 또는 픽셀 로우의 일부에 대응하는 디지털 픽셀 값을 수신하도록 구성된 시프트 레지스터 모듈을 포함하는 디스플레이 구동기를 제공한다. 래치는 상기 시프트 레지스터 모듈의 시프트 레지스터로부터 상기 디지털 픽셀 값을 수신하고 래치 입력에 인가되는 제어 전압의 제어 하에서 상기 디지털 픽셀 값을 저장하도록 구성된다. 디지털 카운터는 디지털 램프를 상기 디지털 램프와 상기 래치로부터의 각각의 디지털 픽셀 값을 수신하도록 구성된 비교기 입력을 포함하는 복수개의 디지털 비교기에 제공하도록 구성된다. 상기 비교기는 또한 상기 디지털 픽셀 값과 상기 디지털 램프 사이의 차이(또는 다른 비교)에 기초하여 출력 전압을 제공하는 비교기 출력을 포함한다. 대표적인 실시예에 따라, 상기 디지털 픽셀 값은 적어도 2 데이터 비트를 포함한다. 다른 예에 있어서, 상기 디지털 픽셀 값은 적어도 8, 10, 12 또는 그 이상의 데이터 비트를 포함한다. 또 다른 실시예에 있어서, 상기 디지털 램프는 적어도 8, 10, 12 또는 그 이상의 데이터 비트를 포함한다. 다른 실시예에 따라, 상기 디스플레이 구동기는 상기 디스플레이 패널로 전달하기 위해서 상기 비교기 출력을 조정하도록 구성된 레벨 시프터를 포함한다.
본 발명은 로우 및 컬럼에 배열된 픽셀을 포함하는 디스플레이 패널에서 디지털 픽셀 값을 픽셀 로우로 전달하는 방법을 제공한다. 상기 방법은 제1 픽셀 로우에 있는 복수개의 픽셀에 대응하는 디지털 픽셀 값을 수신하는 단계를 포함한다. 디지털 램프 카운트를 개시하고, 상기 디지털 픽셀 값을 상기 디지털 램프 카운트와 비교한다. 상기 디지털 픽셀 값과 상기 디지털 램프 카운트를 비교하여 결정된전이 시간에 대응하는 시간에 데이터 램프 신호를 각 픽셀로 전달한다. 다른 방법에 따라, 제1 픽셀 로우에 대응하는 디지털 픽셀 값을 상기 디지털 램프 카운트와 비교하는 동안에 추가의 픽셀 로우에 대응하는 디지털 픽셀 값을 수신한다.
대표적인 실시예에 있어서, 상기 디지털 픽셀 값은 적어도 2 데이터 비트, 4 데이터 비트 또는 8 데이터 비트를 포함한다. 또 다른 실시예에 있어서, 상기 디지털 램프 카운트는 약 8비트를 포함한다.
본 발명은 픽셀 로우에 대응하는 디지털 픽셀 값을 유지하기 위한 데이터 저장소를 포함하는 디스플레이 패널 구동기를 제공한다. 카운터는 디지털 카운트 신호를 제공하도록 구성된다. 상기 픽셀 로우의 각각의 픽셀에 대응하는 디지털 비교기가 제공된다. 상기 디지털 비교기는 상기 디지털 카운트 신호 및 각각의 픽셀과 관련된 디지털 픽셀 값을 수신하여 상기 디지털 카운트 신호와 상기 디지털 픽셀 값을 비교하여 결정된 전이 시간에 제1 레벨에서 제2 레벨로 변화시키는 출력 비교 신호를 제공하도록 구성된다. 상기 픽셀에 인가되는 전압은 상기 대응하는 전이 시간에 의해 결정되며, 대표적인 실시예에 있어서, 시변 데이터 램프 신호는 상기 데이터 종속 전이 시간과 관련된 시간에 픽셀에 인가된다.
본 발명은 디지털 픽셀 값을 디스플레이의 로우에 있는 복수개의 픽셀에 제공하는 회로를 제공한다. 상기 회로는 디지털 카운트를 생성하는 디지털 카운터와, 상기 복수개의 픽셀에 대응하는 복수개의 비교기를 포함한다. 상기 비교기는 상기 디지털 카운트 및 대응하는 디지털 픽셀 값을 수신하고 상기 디지털 카운트와 상기 디지털 픽셀 값을 비교하여 각각의 출력을 생성하도록 구성된다. 다른 실시예에 있어서, 상기 회로는 상기 디지털 픽셀 값을 수신하여 상기 디지털 픽셀 값을 대응하는 비교기로 전달하도록 구성된 래치 모듈을 포함한다.
이하, 전술한 그리고 그 밖의 본 발명의 특징 및 이점에 관해서 첨부된 도면을 참조하여 설명할 것이다.
이제 도 1을 참조하면, 디스플레이 시스템(100)은 하나 이상의 로우 및 하나 이상의 컬럼에 배열된 픽셀을 포함한다. 도 1은 대표적인 픽셀(160, 161)을 포함하는 컬럼(165)과 로우(150, 151)만을 도시하고, 다른 픽셀과 그 픽셀의 로우 및 컬럼은 도시하지 않았다. 통상의 디스플레이 시스템은 200-2000 로우 및 200-2000 컬럼의 픽셀을 포함한다. 픽셀(160, 161)은 각각 FET(135, 138), 픽셀 커패시터(136,139) 및 픽셀 전극(137, 140)을 포함한다. 픽셀 전극(137, 140)은 일부 또는 모든 픽셀에 공통인 백플레인 전극(170)에 인가되는 전압에 대해 이미지 종속 픽셀 전압을 액정 또는 다른 디스플레이 요소에 제공하도록 배치된다.
데이터램프(DATARAMP)원(102)은 데이터램프(DATARAMP) 전압, 예컨대 시간 종속 전압(103)을 버퍼(104)에 공급한다. 버퍼링된 데이터램프 전압은 일련의 컬럼 FET, 예컨대 전형적인 컬럼 FET(106)로 전달된다. 디스플레이 시스템(100)은 통상적으로 각 픽셀 컬럼에 대응하는 컬럼 FET를 추가로 포함한다. 램프(RAMP)원(110)은 램프(RAMP) 전압, 예컨대 시간 종속 전압(109)을 비교기(111)에 공급하며, 이 비교기(111)는 또한 샘플 및 홀드(S/H) 모듈(112)로부터 이미지 화상 요소(픽셀)에 대응하는 전압을 수신한다. S/H 모듈(112)은 비디오원 또는 다른 이미지원(도 1에 도시 생략)의 비디오 입력(118)으로부터 샘플 입력 스위치(116, 117)를 통해 이미지 전압을 수신하는 샘플 커패시터(114, 115)를 포함한다. S/H 모듈(112)은 또한 샘플 커패시터(114, 115)에 대응하는 샘플 출력 스위치(119, 120)를 포함한다. 스위치(116, 117, 119, 120)는 커패시터(114, 115) 중 하나가 각각 대응하는 스위치(116, 117)를 통해 픽셀 전압에 대응하는 샘플 전압으로 충전되고, 커패시터(114, 115) 중 다른 하나에 저장된 픽셀 전압이 대응하는 스위치(119, 120)를 통해 비교기(111)로 전달되도록 구성되는 것이 일반적이다. 특정예로서, 커패시터(114)가 충전될 수 있도록 스위치(116)가 닫히고, 커패시터(115) 상의 전압이 비교기(111)로 전달될 수 있도록 스위치(120)가 닫힌다. 스위치(117, 119)는 열린다. 커패시터(114)가 충전되고 커패시터(115) 상의 전압이 비교기(111)로 전달되고 나면, 스위치 상태가 반전되어, 커패시터(115)가 다른 픽셀에 대응하는 픽셀 전압으로 충전되고 커패시터(114) 상의 샘플 전압이 비교기(111)로 전달된다. S/H 모듈(112)은 단일 컬럼의 픽셀에 대한 픽셀 전압을 획득 및 저장하는 샘플 커패시터(114, 115)를 포함하며, 나머지 컬럼을 위한 추가의 모듈을 포함할 수 있다. 대표적인 예로서, 디스플레이 컬럼이 8개의 그룹으로 분할되고, 그 컬럼과 관련된 샘플 및 홀드 모듈에 대해 8개의 비디오 입력(예컨대, 비디오 입력(118))이 순차적으로 스위칭된다. 예컨대, 제1 비디오 입력은 컬럼 1, 9, 17...의 샘플 및 홀드 모듈에 대해 순차적으로 스위칭되고, 제2 비디오 입력은 컬럼 2, 10, 18...의 샘플 및 홀드 모듈에 대해 순차적으로 스위칭되며, 나머지 다른 비디오 입력에 대해서도 마찬가지로 스위칭된다. 편의상, 도 1에는 하나의 샘플 및 홀드 모듈만을 도시하였다.
로우(150)로의 데이터 전달은 픽셀 커패시터(136) 상의 전압이 데이터램프 전압을 추종하도록 구성된 컬럼 FET(106)와 스캐너 출력(128)에서 시작된다. 샘플 커패시터(114)는 비디오 입력(118)에 인가된 비디오 신호에 의해 결정된 전압으로 충전된다. 스위칭 시간 Ts에서, 램프 전압과 샘플 커패시터(114) 상의 전압에 응답하여 비교기가 오프로 스위칭된다. 그 결과, 컬럼 FET(106)도 턴 오프되고, 스위칭 시간 Ts와 관련된 데이터램프 전압이 픽셀 커패시터(136) 상에 남게 되어, 픽셀 커패시터(136) 상의 전압은 데이터램프 전압의 추가적인 변화를 추종하지 못하게 된다. 픽셀 커패시터가 데이터램프 전압을 추종하지 못하게 되는 스위칭 시간을 제어함으로써 다른 로우 및 컬럼의 픽셀을 유사한 방식으로 처리한다.
비교기(111)에서 커패시터(예컨대, 커패시터(114)) 상의 전압을 램프 입력(109)과 비교함으로써 픽셀 전압을 비디오 입력 전압에서 스위칭 시간 Ts로 변환시킨다. 스위칭 시간 Ts는 데이터램프 입력(103)에 의해 픽셀에 인가되는 전압을 선택하는 컬럼 FET(106)를 제어한다. 이러한 절차는 픽셀 전압을 다음에 픽셀 전압으로 재변환되는 픽셀 종속 스위칭 시간으로 변환시키는 것으로 볼 수 있다.
도 2a를 참조해 보면, 디스플레이 시스템(200)은 디스플레이 패널(212)에 접속되는 레벨 시프터 세트(208)와 전기적으로 통신하는 픽셀 구동기(202, 204, 206)를 포함한다. 디스플레이 시스템(200)은 로우 스캐너(220)와, 디스플레이 제어기(203)에 의해 알맞게 제공되는 하나 이상의 비디오 입력(예컨대 디지털 비디오 신호를 수신하도록 구성된 비디오 입력(222)), 비디오 클록 입력(224), 동기화 입력(226), 전원 장치 입력(228), 백플레인 입력(229)(전압 Vcommon) 및 데이터램프 입력(230)을 포함한다. 디스플레이 패널(212)은 로우 및 컬럼에 배열되고 도 1에서 설명한 것과 유사한 각각의 픽셀 커패시터 및 픽셀 FET를 포함하는 픽셀 어레이를 포함한다. 도 2b를 참조해 보면, 각각의 픽셀(240)은 로우 선택 전극(248)에 접속된 게이트(243)와 컬럼 전극(250)에 접속된 소스(또는 드레인) 전극(245)을 갖는 픽셀 FET(242)를 포함한다. 픽셀 FET(242)는 픽셀 커패시터(244)의 충전을 제어하고, 따라서 픽셀 전극(246)에 의해 액정층 또는 다른 디스플레이 요소에 인가되는 전압을 제어한다. 또한, 픽셀(240)은 백플레인 전압, 통상 약 -2V로 유지될 수 있는 백플레인 전극(252)을 포함한다.
도 2a에 도시한 바와 같이, 각각의 픽셀 구동기(202, 204, 206)는 268개의픽셀 컬럼에 대한 각각의 픽셀 출력(261, 263, 265)을 제공한다. 보다 적거나 보다 많은 픽셀을 갖는 디스플레이를 위한 다른 구성도 가능하고, 픽셀 구동기(202, 204, 206)는 동일한 수의 픽셀 출력을 제공할 필요는 없다. 또한, 픽셀 구동기(202, 204, 206)는 디지털 비디오 입력/출력(I/O) 포트(267, 269, 271, 273)를 포함하고, 픽셀 구동기(202, 204, 206)간에 인터커넥트 데이터 버스(275, 277)를 통해 디지털 비디오 데이터 및 제어 신호를 전송할 수 있도록 구성되어 있다. 통상적으로, 디지털 비디오 입력(222)에 제공되는 디지털 비디오 신호에는 픽셀 구동기(202, 204, 206) 중 어느 하나에 의해 처리 가능한 컬럼수보다 많은 컬럼 픽셀에 대한 데이터를 포함하며, 인터커넥트 데이터 버스(275, 277)를 통해 어느 한 픽셀 구동기로부터 다른 픽셀 구동기로 디지털 비디오 데이터를 시프트시킴으로써 전체 픽셀 로우의 데이터 값을 획득할 수 있다.
도 3은 픽셀 구동기(202)의 개략적인 블록도이다. 전술한 바와 같이, 픽셀 구동기(204, 206)은 일반적으로 유사하지만 컬럼 또는 픽셀의 수가 다르게 구성되거나, 전혀 다르게 구성될 수도 있다. 따라서, 도 3의 구성은 단지 대표적인 것이며 또 다른 디스플레이 패널 구성에 대한 추가의 실시예도 가능하다. 도 3에 도시한 바와 같이, 픽셀 구동기(202)는 양방향 시프트 레지스터 모듈(302), 병렬 래치 모듈(304), 8비트 비교기 모듈(306) 및 셋-리셋(S-R) 플립플롭 모듈(308)을 포함한다. 도 3의 예에 있어서, 픽셀 구동기(202)는 8비트 디지털 비디오 데이터에 의해 결정되는 픽셀 제어 전압을 268개의 컬럼의 픽셀에 공급하도록 제어된다. 시프트 레지스터 모듈(302)는 268개의 8비트 디지털 데이터 값이 시프트 레지스터모듈(302)로 시프트될 수 있도록 268 워드 길이를 갖는다. 도 2에 도시한 구성에 있어서, 디지털 비디오 데이터는 전체 픽셀 로우마다 8비트 값을 포함한다. 예컨대 디지털 비디오가 800개의 픽셀 컬럼에 의해 형성되는 이미지에 대응하는 경우, 약 532개의 디지털 데이터 값이 시프트 레지스터 모듈(302)을 통해 시프트되어 버스(275, 277)를 경유해서 픽셀 구동기(204, 206)로 전달된다.
시프트 레지스터 모듈(302)은 디스플레이 제어기(203)와 전기적으로 통신하는 시프트 인에이블 입력(310), 클록 입력(311) 및 시프트 방향 입력(312)을 포함한다. 디스플레이 제어기(203)에 의해 시프트 인에이블 입력(310)에 인가되는 전압은 시프트 레지스터 모듈(302)에게 비디오 입력(313)에 수신된 비디오 데이터에 응답할 것을 지시한다. 시프트 레지스터 모듈(302)이 인에이블되면, 268개의 픽셀 컬럼 데이터가 시프트될 때까지 클록 입력(311)에 인가되는 비디오 클록 신호에 의해 결정되는 속도로 한 픽셀씩 비디오 데이터가 시프트된다. 추가의 비디오 데이터가 수신되면, 비디오 데이터는 시프트 레지스터 모듈(302)에서 출력(267) 및 디지털 비디오 버스(277) - 이것들은 통상 추가의 픽셀 구동기, 예컨대 픽셀 구동기(204, 206)의 대응하는 입력에 접속되어 있음 - 로 시프트된다. 도 3에서는 비디오 데이터가 왼쪽에서 오른쪽으로 시프트되는 것으로 도시되어 있지만, 시프트 방향 입력(312)에 인가되는 시프트 방향 전압에 따라 오른쪽에서 왼쪽으로 또는 왼쪽에서 오른쪽으로 시프트될 수 있다. 또 다른 실시예로서, 디지털 비디오가 단일 방향으로 시프트되는 단방향 모듈로 시프트 레지스터 모듈(302)을 구성할 수도 있다.
시프트 레지스터 모듈(302)은 데이터를 병렬 래치(304)로 전달하는 데이터출력(320)을 포함한다. 도 3의 예에 있어서, 병렬 래치 모듈(304)은 시프트 레지스터 모듈(302)에 유지되어 있는 각각의 데이터 값에 대응하는 268개의 데이터 바이트를 수신하도록 구성되어 있다. 래치 제어 입력(324)은 예컨대 디스플레이 제어기(203)와 같은 디스플레이 제어기로부터 래치 제어 전압을 수신하고, 병렬 래치 모듈(304)로 전달되는 데이터 바이트의 저장 여부를 판정하도록 구성되어 있다. 래치 출력(331)은 비교기 모듈(306)의 B 입력(333)과 통신한다.
비교기 모듈(306)은 B 입력(333)의 대응하는 부분으로부터 8비트 데이터 바이트를 수신하도록 구성된 268개의 8비트 비교기를 포함한다. 각각의 8비트 비교기는 또한 8비트 디지털 램프 카운터(335)에 의해 A 입력(336)에 제공되는 8비트 비교 전압을 수신하도록 구성된 입력을 포함한다. 각각의 8비트 비교기는 각각의 비교기 모듈 출력(337)에 접속되어 있는 대응하는 비교기 출력을 포함한다.
디지털 램프 카운터(335)는 A 입력(336)에 접속되어 있는 8비트 카운터 출력(342) 이외에도 카운트 인에이블(CE) 입력(339), 클록 입력(CLK) 및 클리어 입력(CLR)(341)을 포함한다. 플립플롭 모듈(308)은 대응하는 셋 입력(350), 리셋 입력(351) 및 출력(353)을 갖는 268개의 S-R 플립플롭을 포함한다. 출력(353)은 도 1에 도시한 컬럼 FET(106)와 유사한 각각의 컬럼 FET의 게이트 입력으로 전달하기 위한 레벨 시프터(208)에 접속되어 있다.
도 2 및 도 3을 다시 참조해 보면, 디스플레이 시스템(200)은 다음과 같이 동작한다. 디스플레이 제어기(203)는 디지털 비디오 신호를 수신하여 그 디지털 비디오 신호로부터 비디오 타이밍 정보를 끌어낸다. 그 타이밍 정보는 특정 디지털비디오 데이터를 디스플레이 패널(212)의 대응하는 픽셀과 관련시킨다. 예컨대, 데이터 값을 적절한 로우 및 컬럼에 할당할 수 있고, 로우의 시점과 종점에 있는 픽셀에 대응하는 픽셀 값을 결정할 수 있다. 또한, 픽셀 데이터 값이 디지털 비디오 신호로 전송되는 속도에 대응하여 클록 신호를 공급하고, 수평 및 수직 동기화 데이터를 결정할 수 있다.
처음 로우에서, 제어기(203)는 셋 전압을 모듈(308)의 플립플롭에 제공한다. 특정예로서, S-R 플립플롭(360)이 인에이블되어 컬럼 FET(362)의 게이트에 전압이 인가되어 컬럼 FET(362)에 인가되는 데이터램프 전압이 픽셀의 컬럼으로 전달된다. 디지털 램프 카운터(335)는 클리어된다. 초기 시간으로 정의된 시간에서, 램프 인에이블 전압은 램프 인에이블 입력(364)에 인가되고, 디지털 램프 카운터(335)가 카운트를 시작한다. 비교기(368)의 B 입력(366)에 인가되는 디지털 픽셀 값과 비교기(368)의 A 입력(370)에 인가되는 디지털 램프 카운트에 의존하는 스위칭 시간 Ts에서, 플립플롭(360)이 리셋되어 데이터램프 전압이 픽셀 컬럼으로부터 단절된다. 디지털 픽셀 값은 시프트 레지스터(372) 및 래치(374)로부터 수신된다. 데이터램프 전압은 다른 픽셀 컬럼에도 유사하게 접속 및 단절되지만, 편의상, 관련된 플립플롭, 비교기, 래치, 시프트 레지스터 및 대응하는 컬럼 FET를 도 3에 도시하지 않았다. 디지털 픽셀 값과 관련된 전이 시간 Ts에 관련하여 데이터램프 전압이 시간에 의존하는 구성에서는 추가의 로우와 관련된 디지털 픽셀 값을 취득하는 동안에 픽셀 종속 전압이 선택된 로우에 있는 모든 픽셀에 인가될 수 있다.
픽셀 구동기(202, 204, 206,...), 레벨 시프터, 비디오 메모리 또는 다른 회로를 포함하는 디스플레이 제어기는 CMOS 회로와 같은 공정 기술을 통해 하나 이상의 반도체 기판 상에 알맞게 형성될 수 있다. 디스플레이 패널과의 전기적 통신은 디스플레이 제어기 회로를 디스플레이 패널에 부착하는 데 이용되는 일련의 땜납 범프를 통해 이루어질 수 있다.
도 4를 참조해 보면, 디스플레이 시스템(400)은 로우(404)와 홀수 컬럼(405) 및 짝수 컬럼(406)에 있는 픽셀에 각각 이미지 데이터를 기록하도록 구성된 픽셀 구동기(401, 402)를 포함한다. 컬럼 선택기(408)는 비디오 입력(410)을 포함하고, 홀수 또는 짝수 컬럼 데이터를 픽셀 구동기(401, 402)로 각각 전달하도록 구성되어 있다.
전술한 본 발명의 실시예들은 단지 예시하기 위한 것이며, 당업자라면 본 발명의 원리 및 범위로부터 벗어나는 일이 없이 다양하게 변형시킬 수 있다. 예컨대, 다양한 픽셀 구동기 기능을 단일 집적 회로나 집적 회로 조합으로 제공할 수 있다. 회로 기능은 집적 회로와 이산 회로의 조합으로 제공할 수 있으며, 일부 실시예는 전술한 대표적인 예에서 제공된 기능들 중 하나 이상을 포함한다. 디스플레이 시스템, 픽셀 구동기 및 다른 구성 요소는 픽셀 수에 따라 다양하게 구성될 수 있고, 디스플레이 시스템은 TET LCD와 다른 디스플레이 장치를 포함할 수 있다. 또한, 디스플레이 제어기 및/또는 픽셀 구동기를 위한 전용 회로를 제공할 수 있고, 또는 프로그래밍 언어를 이용하여 소프트웨어로 제어 가능한 구성 요소를 적절하게 구성할 수 있다. 전압 또는 시변 전압으로 정의된 다양한 신호를 기준으로 상기 예시적인 디스플레이 시스템 및 픽셀 구동기의 동작을 설명하였지만, 전류나 전류와 전압의 조합에 기초한 실시예도 가능하다. 디지털 램프 카운터는 낮은 값에서 높은 값으로, 높은 값에서 낮은 값으로 또는 중간 값에서 다시 중간 값으로 카운트하도록 구성될 수 있다. 다른 실시예에 있어서, 픽셀 구동기 회로는 디스플레이 패널에 대해 공통 기판 상에 부분적으로 또는 완전하게 형성될 수 있다. 이러한 변형예 및 다른 변형예를 고려해 볼 때, 본 발명을 전술한 특정 실시예로 한정하는 것은 아니며, 우리는 첨부된 청구 범위가 포함하는 모든 것을 청구한다.

Claims (26)

  1. 픽셀의 로우 및 컬럼의 어레이를 형성하는 디스플레이 패널;
    대응하는 디지털 이미지 값을 수신하도록 배치 구성된 비교기 입력과 상기 디스플레이 패널의 대응하는 칼럼을 통신하는 비교기 출력을 포함하는 복수개의 비교기를 포함하는 비교기 모듈;
    상기 비교기 모듈에 디지털 램프 카운트를 제공함으로써 상기 비교기가 대응하는 디지털 이미지 값과 상기 디지털 램프 카운트를 비교하여 비교기 출력을 제공할 수 있도록 배치 구성된 디지털 카운터를 포함하는 것을 특징으로 하는 디스플레이 시스템.
  2. 제1항에 있어서, 상기 선택된 픽셀 로우와 관련된 상기 디지털 이미지 값을 수신하고 상기 선택된 픽셀 로우와 관련된 디지털 이미지 값을 상기 비교기 모듈에 제공하도록 구성된 로우 메모리를 더 포함하는 것을 특징으로 하는 디스플레이 시스템.
  3. 제2항에 있어서, 비선택된 픽셀 로우와 관련된 상기 디지털 이미지 값을 수신하고 상기 비선택된 픽셀 로우와 관련된 디지털 이미지 값을 상기 비교기 모듈에 제공하도록 구성된 로우 메모리를 더 포함하는 것을 특징으로 하는 디스플레이 시스템.
  4. 제1항에 있어서, 비선택된 픽셀 로우와 관련된 상기 디지털 이미지 값을 수신하고 상기 비선택된 픽셀 로우와 관련된 디지털 이미지 값을 상기 비교기 모듈에 제공하도록 구성된 로우 메모리를 더 포함하는 것을 특징으로 하는 디스플레이 시스템.
  5. 제4항에 있어서, 디지털 이미지 값들을 상기 비교기 모듈로 전달하도록 구성된 시프트 레지스터를 더 포함하는 것을 특징으로 하는 디스플레이 시스템.
  6. 제5항에 있어서, 상기 시프트 레지스터는 디지털 이미지 입력/출력을 포함하는 것을 특징으로 하는 디스플레이 시스템.
  7. 제5항에 있어서, 상기 시프트 레지스터는 시프트 방향을 결정하도록 구성된 시프트 방향 입력을 포함하는 것을 특징으로 하는 디스플레이 시스템.
  8. 제5항에 있어서, 상기 로우 메모리는 병렬 래치를 포함하는 것을 특징으로 하는 디스플레이 시스템.
  9. 제1항에 있어서, 상기 비교기 출력들을 수신하고 대응하는 칼럼 제어 전압을 상기 디스플레이 패널로 전달하도록 구성된 플립플롭 모듈을 더 포함하는 것을 특징으로 하는 디스플레이 시스템.
  10. 제1항에 있어서, 상기 디지털 카운터에 의해 카운팅을 개시 또는 종료하도록 구성된 디스플레이 제어기를 더 포함하는 것을 특징으로 하는 디스플레이 시스템.
  11. 디지털 픽셀 값들을 수신하도록 구성된 시프트 레지스터;
    상기 시프트 레지스터로부터 상기 디지털 픽셀 값들을 수신하고 래치 입력에 인가되는 제어 전압의 제어 하에서 상기 디지털 픽셀 값들을 저장하도록 구성된 래치;
    디지털 램프를 제공하도록 구성된 디지털 카운터;
    상기 래치로부터 각각의 디지털 픽셀 값과 상기 디지털 램프 값을 수신하도록 구성된 비교기 입력과 비교기 출력을 포함하며, 여기서 상기 디지털 비교기들은 상기 디지털 픽셀 값들과 상기 디지털 램프 사이의 차이에 기초하여 출력 전압들을 제공하도록 구성된 것을 특징으로 하는 디스플레이 구동기.
  12. 제11항에 있어서, 상기 디지털 픽셀 값들은 적어도 2비트를 포함하는 것을 특징으로 하는 디스플레이 구동기.
  13. 제11항에 있어서, 상기 디지털 픽셀 값들은 적어도 8비트를 포함하는 것을 특징으로 하는 디스플레이 구동기.
  14. 제13항에 있어서, 상기 디지털 램프는 적어도 8비트를 포함하는 것을 특징으로 하는 디스플레이 구동기.
  15. 제11항에 있어서, 상기 픽셀들의 로우 관련된 상기 디지털 픽셀 값들에 대응하고, 각각의 비교기 출력들을 수신하고 처리된 비교기 출력들을 상기 픽셀들의 로우로 전달하도록 구성된 복수개의 플립플롭을 더 포함하는 것을 특징으로 하는 디스플레이 구동기.
  16. 제11항에 있어서, 상기 픽셀 출력들을 조정하도록 구성된 레벨 시프터를 더 포함하는 것을 특징으로 하는 디스플레이 구동기.
  17. 제11항에 있어서, 상기 디스플레이 구동기를 디스플레이 패널에 전기적으로 접속시키도록 구성된 땜납 범프(solder bumper)를 더 포함하는 것을 특징으로 하는 디스플레이 구동기.
  18. 로우 및 칼럼에 배열된 픽셀들을 포함하는 디스플레이 패널에서 디지털 픽셀 값들을 픽셀 로우로 전달하는 방법에 있어서,
    픽셀들의 제1 로우에 대응하는 디지털 픽셀 값들을 수신하여 저장하는 단계;
    디지털 램프 카운트를 개시하는 단계;
    저장된 디지털 픽셀 값을 상기 디지털 램프 카운트와 디지털 방식으로 비교하고 상기 비교에 기초한 시간에 데이터 램프 신호를 픽셀로 전달하는 단계를 포함하는 것을 특징으로 하는 디지털 픽셀 값 전달 방법.
  19. 제18항에 있어서, 상기 저장된 디지털 픽셀 값들을 상기 디지털 램프 카운트와 비교하는 동안에 제2 픽셀 로우에 대응하는 디지털 픽셀 값들을 수신하는 단계를 더 포함하는 것을 특징으로 하는 디지털 픽셀 값 전달 방법.
  20. 제18항에 있어서, 상기 디지털 픽셀 값들은 적어도 4 데이터 비트를 포함하는 것을 특징으로 하는 디지털 픽셀 값 전달 방법.
  21. 제20항에 있어서, 상기 디지털 픽셀 값들은 적어도 8 데이터 비트를 포함하는 것을 특징으로 하는 디지털 픽셀 값 전달 방법.
  22. 제18항에 있어서, 상기 저장된 디지털 픽셀 값을 상기 디지털 램프 신호와 비교하는 단계는 상기 픽셀에 대한 전이 시간을 규정하며, 상기 픽셀에 인가되는 전압은 각각의 전이 시간에 의존하는 것을 특징으로 하는 디지털 픽셀 값 전달 방법.
  23. 픽셀들의 로우에 대응하는 디지털 픽셀 값들을 위한 데이터 저장소;
    디지털 카운트 신호를 제공하는 카운터;
    상기 픽셀들의 로우 각각의 픽셀들에 대응하고, 상기 디지털 카운트 신호 및 각각의 디지털 픽셀 값들을 수신하여 상기 디지털 카운트 신호와 상기 디지털 픽셀 값들 사이의 차이에 응답하여 제1 레벨에서 제2 레벨로 변화시키는 출력 비교 신호를 제공하도록 구성된 디지털 비교기들을 포함하는 것을 특징으로 하는 디스플레이 패널 구동기.
  24. 디지털 픽셀 값들을 디스플레이의 로우에 있는 복수개의 픽셀들에 제공하는 회로에 있어서,
    디지털 카운트를 생성하는 디지털 카운터;
    상기 복수개의 픽셀들에 대응하고, 상기 디지털 카운트 및 대응하는 디지털 픽셀 값들을 수신하고 상기 디지털 카운트와 상기 디지털 픽셀 값들을 비교하여 각각의 출력을 생성하도록 구성된 복수개의 비교기들을 포함하는 것을 특징으로 하는 디지털 픽셀 값 제공 회로.
  25. 제24항에 있어서, 상기 디지털 픽셀 값들을 수신하여 상기 디지털 픽셀 값들을 대응하는 비교기들로 전달하도록 구성된 래치 모듈을 더 포함하는 것을 특징으로 하는 디지털 픽셀 값 제공 회로.
  26. 제1 세트의 디스플레이 칼럼들과 제2 세트의 디스플레이 칼럼들에 대응하는제1 비디오 신호 부분과 제2 비디오 신호 부분을 식별하도록 구성된 비디오 선택기;
    상기 제1 비디오 신호 부분을 상기 제1 세트의 디스플레이 칼럼으로 전달하도록 구성된 제1 칼럼 구동기;
    상기 제2 비디오 신호 부분을 상기 제2 세트의 디스플레이 칼럼으로 전달하도록 구성된 제2 칼럼 구동기를 포함하는 것을 특징으로 하는 디스플레이 제어기.
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