KR20040001485A - Method of manufacturing semiconductor device - Google Patents
Method of manufacturing semiconductor device Download PDFInfo
- Publication number
- KR20040001485A KR20040001485A KR1020020036702A KR20020036702A KR20040001485A KR 20040001485 A KR20040001485 A KR 20040001485A KR 1020020036702 A KR1020020036702 A KR 1020020036702A KR 20020036702 A KR20020036702 A KR 20020036702A KR 20040001485 A KR20040001485 A KR 20040001485A
- Authority
- KR
- South Korea
- Prior art keywords
- salicide
- film
- gate
- forming region
- substrate
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 150000004767 nitrides Chemical class 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims abstract description 27
- 239000011368 organic material Substances 0.000 claims abstract description 20
- 125000006850 spacer group Chemical group 0.000 claims abstract description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 10
- 229920005591 polysilicon Polymers 0.000 claims abstract description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 7
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 7
- 239000010703 silicon Substances 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims description 23
- 238000000151 deposition Methods 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 229910021332 silicide Inorganic materials 0.000 claims description 7
- 238000001039 wet etching Methods 0.000 claims description 7
- 230000004888 barrier function Effects 0.000 claims description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 6
- 239000000126 substance Substances 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 2
- 230000000452 restraining effect Effects 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 description 8
- 230000007547 defect Effects 0.000 description 5
- 230000000903 blocking effect Effects 0.000 description 4
- 229910052723 transition metal Inorganic materials 0.000 description 4
- 150000003624 transition metals Chemical class 0.000 description 4
- 230000000873 masking effect Effects 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000004380 ashing Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 선택적 살리사이드 형성에 따른 결함 발생을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of preventing the occurrence of defects due to the selective salicide formation.
주지된 바와 같이, 반도체 소자의 고집적화에 따른 콘택 저항의 감소를 위해폴리실리콘 배선 및 기판 접촉부, 즉, 폴리실리콘 게이트 및 소오스/드레인 영역의 표면에 선택적으로 금속 실리사이드를 형성하는 기술에 제안되었고, 이를 위해, 반도체 소자 제조시 폴리실리콘 배선 및 기판 접촉부 표면에만 선택적으로 금속 실리사이드를 형성해주는 살리사이드(Salicide) 공정이 필수가 되었다.As is well known, a technique for selectively forming metal silicides on the surfaces of polysilicon interconnects and substrate contacts, ie, polysilicon gates and source / drain regions, has been proposed to reduce contact resistance due to high integration of semiconductor devices. In order to fabricate the semiconductor device, a salicide process, which selectively forms metal silicide only on the surface of the polysilicon wire and the substrate contact, has become essential.
한편, 상기 살리사이드(Salicide) 공정을 적용함에 있어서, 예컨데, 이미지 센서(Image Sensor) 소자의 경우는 포토 다이오드의 액티브 영역이 비-살리사이드 영역으로 구분되고, 그 이외의 액티브 영역과 게이트 표면 영역이 살리사이드 영역으로 구분되는 바, 상기 비-살리사이드 영역을 마스킹주는 작업이 필요하다.Meanwhile, in applying the salicide process, for example, in the case of an image sensor device, an active region of a photodiode is divided into a non-salicide region, and other active regions and a gate surface region. It is divided into salicide regions, which requires the operation of masking the non-salicide regions.
그런데, 상기 비-살리사이드 영역의 마스킹은 포토 공정을 이용한 레지스트 패턴의 형성을 이용하는 것이 가장 용이하지만, 이러한 방법은 포토 공정의 한계로 인해 실제 적용이 곤란하다.By the way, the masking of the non-salicide region is easiest to use the formation of a resist pattern using a photo process, but this method is difficult to practical application due to the limitation of the photo process.
따라서, 비-살리사이드 지역의 마스킹을 위한 여러가지 방법들이 제안되었으며, 한 예로서 레지스트의 에치백(etch back)을 이용한 방법이 제안되었다.Therefore, various methods for masking the non-salicide region have been proposed, and as an example, a method using etch back of a resist has been proposed.
이하에서는 도 1a 내지 도 1d를 참조하여 살리사이드의 선택적 형성을 위해 레지스트 에치백을 적용한 종래 기술에 따른 반도체 소자의 제조방법을 설명하도록 한다.Hereinafter, a method of manufacturing a semiconductor device according to the related art in which a resist etchback is applied to selectively form salicide is described with reference to FIGS. 1A to 1D.
도 1a를 참조하면, 선택적 살리사이드 형성 영역(A)과 살리사이드 형성 영역(B)으로 구분된 실리콘 기판(1)의 각 영역 상에 폴리실리콘 재질의 게이트(2)를 형성하고, 상기 게이트(2)의 양측벽에 공지의 공정에 따라 질화막으로 이루어진 스페이서(3)를 형성한다. 그런다음, 선택적 살리사이드 형성을 위해 기판(1)의 전영역 상에 살리사이드 블로킹층으로서 USG(Undoped Silica Glass)막(4)을 증착하고, 이어, 상기 USG막(4) 상에 산화막 식각 베리어로서 레지스트막(5)을 도포한다.Referring to FIG. 1A, a polysilicon gate 2 is formed on each region of a silicon substrate 1 divided into a selective salicide forming region A and a salicide forming region B, and the gate ( Spacers 3 made of a nitride film are formed on both side walls of 2) according to a known process. Then, an undoped silica glass (USG) film 4 is deposited as the salicide blocking layer on the entire region of the substrate 1 for the selective salicide formation, and then an oxide etch barrier on the USG film 4. As a result, a resist film 5 is applied.
도 1b를 참조하면, 상기 레지스트(5)의 표면을 에치백하고, 연이어, 상기 게이트(2)의 표면이 노출되도록 USG막(4)을 과도 식각한다.Referring to FIG. 1B, the surface of the resist 5 is etched back, and subsequently, the USG film 4 is excessively etched to expose the surface of the gate 2.
도 1c를 참조하면, 잔류된 레지스트를 제거한 상태에서, 기판(1) 상에 비-살리사이드 영역(A)을 마스킹하도록 마스크 패턴(6)을 형성하고, 그런다음, 상기 마스크 패턴(6)에 의해 마스킹되지 않고 노출된 살리사이드 형성 영역(B) 상의 USG막을 제거한다.Referring to FIG. 1C, in the state where the remaining resist is removed, a mask pattern 6 is formed on the substrate 1 to mask the non-salicide region A, and then on the mask pattern 6. The USG film on the salicide forming region B which is not masked and exposed is removed.
도 1d를 참조하면, 에이싱(Ashing) 공정을 통해 비-살리사이드 형성 영역 상의 마스크 패턴을 제거한다. 이때, 살리사이드 형성 영역(B)에 있어서는 게이트 표면 및 기판 표면이 노출되는 반면, 비-살리사이드 형성 영역(A)에 있어서는 게이트 표면만이 노출된 상태가 된다. 그 다음, 기판(1) 상에 전이 금속막을 증착한 상태에서, 기판 결과물에 대한 어닐링을 수행하고, 이를 통해, 노출된 게이트 표면 및 기판 표면 상에 금속 실리사이드(7)를 형성한다.Referring to FIG. 1D, a mask pattern on the non-salicide formation region is removed through an ashing process. At this time, in the salicide forming region B, the gate surface and the substrate surface are exposed, whereas in the non-salicide forming region A, only the gate surface is exposed. Then, in the state of depositing a transition metal film on the substrate 1, annealing is performed on the substrate resultant, thereby forming metal silicide 7 on the exposed gate surface and the substrate surface.
이후, 반응하지 않고 잔류된 전이 금속막을 제거한다.Thereafter, the transition metal film remaining without reacting is removed.
그러나, 전술한 바와 같은 종래의 제조방법은 레지스트의 에치백 과정에서 다량의 파티클(particle)이 발생되어 결함이 유발될 수 있을 뿐만 아니라, 도 1c에 도시된 바와 같이, USG막의 과도식각으로 인해 스페이서(3)의 심각한 손실(loss)이 발생되어 살리사이드 브릿지(salicide bridge)가 유발될 수 있는 문제점이 있다.However, in the conventional manufacturing method as described above, a large amount of particles may be generated during the etch back process of the resist, and defects may be caused, as shown in FIG. 1C, due to the excessive etching of the USG film. There is a problem that a serious loss of (3) occurs to cause a salicide bridge.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 선택적 살리사이드 형성시 스페이서의 손실을 억제시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for manufacturing a semiconductor device capable of suppressing a loss of a spacer when forming a selective salicide, which is devised to solve the above problems.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.1A to 1D are cross-sectional views illustrating processes for manufacturing a semiconductor device according to the related art.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.2A through 2F are cross-sectional views of processes for describing a method of manufacturing a semiconductor device, according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
21 : 실리콘 기판 22 : 게이트21 silicon substrate 22 gate
23 : 스페이서 24 : USG막23 spacer 24 USG film
25 : 질화막 26 : 유기 물질막25 nitride film 26 organic material film
27 : 마스크 패턴 28 : 금속 실리사이드27 mask pattern 28 metal silicide
상기와 같은 목적을 달성하기 위하여, 본 발명은, 살리사이드 형성 영역과 비-살리사이드 형성 영역을 갖는 실리콘 기판의 각 영역 상에 양측벽에 스페이서를 구비한 폴리실리콘 게이트를 형성하는 단계; 상기 게이트 양측의 기판 표면에 소오스/드레인 영역을 형성하는 단계; 상기 기판의 전 영역 상에 USG막과 질화막을 차례로 증착하는 단계; 상기 질화막 상에 산화막 식각 베리어로서 유기 물질막을 증착하는 단계; 상기 게이트 상의 질화막 부분이 노출되도록 상기 유기 물질막의 표면을 에치백하는 단계; 상기 노출된 질화막 부분을 상기 게이트 상의 USG막 부분이 노출되도록 식각하는 단계; 상기 잔류된 유기 물질막을 제거하는 단계; 상기 게이트 표면이 노출되도록 그 표면 상의 USG막 부분을 식각하는 단계; 상기 기판의 비-살리사이드 형성 영역 상에 마스크 패턴을 형성하는 단계; 상기 기판의 살리사이드 형성 영역 상의 질화막을 식각하는 단계; 상기 마스크 패턴을 제거하는 단계; 상기 기판의 살리사이드 형성 영역 상의 USG막을 식각하는 단계; 및 상기 기판의 살리사이드 형성 영역에 형성된 게이트 및 소오소/드레인 영역 표면과 비-살리사이드 형성 영역에 형성된 게이트 표면 상에 금속 실리사이드를 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of forming a polysilicon gate having a spacer on each side wall on each region of the silicon substrate having a salicide forming region and a non-salicide forming region; Forming a source / drain region on the substrate surface on both sides of the gate; Sequentially depositing a USG film and a nitride film over the entire area of the substrate; Depositing an organic material layer as an oxide etching barrier on the nitride layer; Etching back the surface of the organic material film to expose portions of the nitride film on the gate; Etching the exposed nitride film portion to expose the USG film portion on the gate; Removing the remaining organic material film; Etching a portion of the USG film on the surface to expose the gate surface; Forming a mask pattern on the non-salicide forming region of the substrate; Etching the nitride film on the salicide forming region of the substrate; Removing the mask pattern; Etching the USG film on the salicide forming region of the substrate; And forming metal silicide on the gate and ososo / drain region surfaces formed in the salicide forming region of the substrate and the gate surfaces formed in the non-salicide forming region.
여기서, 상기 USG막은 350∼450Å 두께로 증착하며, 질화막은 250∼350Å 두께로 증착하고, 상기 유기 물질막은 700∼1000Å 두께로 증착한다.Herein, the USG film is deposited to a thickness of 350 to 450 GPa, the nitride film is deposited to a thickness of 250 to 350 GPa, and the organic material film is deposited to a thickness of 700 to 1000 GPa.
또한, 상기 USG막을 식각하는 단계는 HF 또는 BOE 케미컬을 이용한 습식 식각 공정을 수행한다.In addition, the etching of the USG film is performed by a wet etching process using HF or BOE chemical.
본 발명에 따르면, 레지스트 대신에 유기 물질막을 이용하면서 살리사이드 블로킹층으로서 USG막과 질화막의 적층막을 이용함으로써 스페이서 손실을 억제시킬 수 있음은 물론 살리사이드 브릿지 발생도 방지할 수 있다.According to the present invention, spacer loss can be suppressed as well as generation of salicide bridges by using a laminated film of a USG film and a nitride film as a salicide blocking layer while using an organic material film instead of a resist.
(실시예)(Example)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.2A through 2F are cross-sectional views of processes for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 2a를 참조하면, 선택적 살리사이드 형성 영역(A)과 살리사이드 형성 영역(B)으로 구분된 실리콘 기판(1)의 각 영역 상에 게이트 산화막 및 폴리실리콘막의 증착과 상기 막들에 대한 패터닝 공정을 차례로 수행하여 폴리실리콘 재질의 게이트(22)를 형성한다. 그런다음, 상기 게이트(22) 양측의 기판 표면에 이온주입 공정을 통해 LDD(Lightly Doped Drain) 영역(도시안됨)을 형성하고, 이어서, 스페이서용 물질용, 예컨데, 질화막 또는 산화막과 질화막의 적층막을 형성한 후, 이를 블랭킷 식각하여 상기 게이트(22)의 양측벽에 스페이서(23)를 형성한다. 그 다음, 상기 기판 결과물에 대해 고농도 이온주입을 수행하여 소오스/드레인 영역(도시안됨)을 형성한다.Referring to FIG. 2A, the deposition of the gate oxide film and the polysilicon film on each region of the silicon substrate 1 divided into the selective salicide forming region A and the salicide forming region B and the patterning process for the films are performed. In turn, the gate 22 is formed of polysilicon. Then, an LDD (Lightly Doped Drain) region (not shown) is formed on the surface of the substrate on both sides of the gate 22, and then a layered film for a spacer material, for example, a nitride film or an oxide film and a nitride film is formed. After forming, the spacer is etched to form a spacer 23 on both side walls of the gate 22. A high concentration of ion implantation is then performed on the substrate result to form source / drain regions (not shown).
계속해서, 선택적 살리사이드 형성을 위해, 기판(1)의 전 영역 상에 살리사이드 블로킹층으로서 종래의 USG의 단일막 대신에 USG막(24)과 질화막(25)의 적층막을 형성하고, 이어서, 상기 질화막(25) 상에 산화막 식각 베리어로서 종래의 레지스트 대신에 유기 물질막(26)을 증착한다.Subsequently, for the selective salicide formation, a laminated film of the USG film 24 and the nitride film 25 is formed on the entire region of the substrate 1 instead of the conventional USG single film as the salicide blocking layer. An organic material layer 26 is deposited on the nitride layer 25 instead of a conventional resist as an oxide layer etching barrier.
여기서, 상기 USG막(24)은 350∼450Å, 바람직하게는 400Å 두께로 증착하며, 상기 질화막(25)은 250∼350Å, 바람직하게는 300Å 두께로 증착한다. 또한, 상기 유기 물질막(26)은 게이트 표면 상의 증착 두께가 100∼200Å 정도이고, 액티브 영역, 즉, 소오스/드레인 영역 상의 증착 두께가 1000∼1500Å 정도가 되도록 700∼1000Å 두께로 증착한다.Here, the USG film 24 is deposited at 350 to 450 mW, preferably 400 mW, and the nitride film 25 is deposited to 250 to 350 mW, preferably 300 mW. In addition, the organic material layer 26 is deposited to a thickness of about 700 to about 1000 mW so that the deposition thickness on the gate surface is about 100 to about 200 mW, and that is about 1000 to about 1500 mW on the active area, that is, the source / drain area.
도 2b를 참조하면, 질화막(25)이 노출되도록 유기 물질막(26)의 표면을 에치백한다. 이때, 상기 유기 물질막(26)의 에치백은 300∼500Å이 제거될 정도의 타겟으로 진행하며, 아울러, O2/N2 가스를 사용하여 하부층의 손실이 전혀 없도록 한다. 그런다음, USG막(24)을 식각정지층으로 이용해서 노출된 질화막(25)을 CxFy 가스를 사용하여 식각하고, 이를 통해, 게이트(22) 상의 USG막 부분을 노출시킨다.Referring to FIG. 2B, the surface of the organic material layer 26 is etched back to expose the nitride layer 25. At this time, the etch back of the organic material layer 26 proceeds to a target that is 300 to 500 kPa is removed, and further, there is no loss of the lower layer using O2 / N2 gas. Next, the nitride film 25 exposed using the USG film 24 as an etch stop layer is etched using CxFy gas, thereby exposing a portion of the USG film on the gate 22.
여기서, 본 발명은 산화막 식각 베리어로서 유기 물질막을 형성하고, 이를 에치백하기 때문에, 레지스트를 에치백하는 종래 기술과는 달리 파티에 기인하는 결함 발생은 유발되지 않는다.Here, since the present invention forms an organic material film as an oxide etching barrier and etches it back, unlike the prior art of etching back a resist, no defects caused by parties are caused.
도 2c를 참조하면, 잔류된 유기 물질막을 제거한 상태에서, 게이트(22) 상의 USG막 부분을 HF 또는 BOE 케미컬을 이용한 습식 식각을 통해 제거한다. 이때, 상기 HF 또는 BOE 케미컬은 산화막에 대한 식각 특성이 우수하고, 아울러, 질화막과의 식각 선택비는 양호하므로, 질화막(25) 및 질화막 재질의 스페이서(23)의 손상은 유발되지 않는다.Referring to FIG. 2C, while the remaining organic material film is removed, the USG film portion on the gate 22 is removed by wet etching using HF or BOE chemical. In this case, since the HF or BOE chemical has excellent etching characteristics with respect to the oxide film and good etching selectivity with the nitride film, damage of the nitride film 25 and the spacer 23 made of nitride film is not caused.
도 2d를 참조하면, 상기 기판 결과물 상에 비-살리사이드 영역(A)을 마스킹하도록 마스크 패턴(27)을 형성한다. 그런다음, 상기 마스크 패턴(27)에 의해 마스킹되지 않고 노출된 살리사이드 형성 영역(B) 상의 질화막을 CxFy 가스를 이용한 건식 식각을 통해 제거한다.Referring to FIG. 2D, a mask pattern 27 is formed to mask the non-salicide region A on the substrate resultant. Thereafter, the nitride film on the salicide forming region B that is not masked by the mask pattern 27 is removed through dry etching using CxFy gas.
도 2e를 참조하면, 에이싱 공정을 통해 비-살리사이드 형성 영역 상의 마스크 패턴을 제거하고, 그런다음, HF 또는 BOE 케미컬을 이용한 습식 식각 공정을 통해 기판(21) 상의 USG막을 제거한다.Referring to FIG. 2E, the mask pattern on the non-salicide formation region is removed through an acing process, and then the USG film on the substrate 21 is removed through a wet etching process using HF or BOE chemical.
이때, 상기 USG막의 제거를 습식 식각으로 진행한 것과 관련해서, 그 식각시 스페이서의 손실은 거의 유발되지 않는다.At this time, in connection with the removal of the USG film by wet etching, the loss of the spacer during the etching is hardly induced.
또한, 비-살리사이드 형성 영역(A) 상에는 질화막(25)이 잔류되어 있는 바, 이러한 질화막(25)에 의해 상기 비-살리사이드 형성 영역(A) 상의 USG막은 제거되지 않으며, 이에 따라, 비-살리사이드 형성 영역(A)은 게이트 표면만이 노출되는 반면, 살리사이드 형성 영역(B)은 게이트 표면 및 기판 표면 모두가 노출된다.In addition, since the nitride film 25 remains on the non-salicide forming region A, the USG film on the non-salicide forming region A is not removed by the nitride film 25. The salicide forming region A exposes only the gate surface, while the salicide forming region B exposes both the gate surface and the substrate surface.
도 2f를 참조하면, 기판(1) 상에 전이 금속막을 증착한 상태에서, 기판 결과물에 대한 어닐링을 수행하여 노출된 게이트 표면 및 기판 표면 상에 금속 실리사이드(28)를 형성한다.Referring to FIG. 2F, in a state in which a transition metal film is deposited on the substrate 1, annealing is performed on the substrate resultant to form metal silicide 28 on the exposed gate surface and the substrate surface.
이후, 반응하지 않고 잔류된 전이 금속막을 제거함으로써, 본 발명에 따른 살리사이드 형성을 완성한다.Thereafter, the formation of the salicide according to the present invention is completed by removing the transition metal film remaining without reacting.
여기서, 전 공정 단계에서 USG막을 습식 식각한 것과 관련하여 스페이서의 손실이 유발되지 않았으므로, 상기 살리사이드의 선택적 형성시, 살리사이드 브릿지는 유발되지 않는다.Here, since no loss of spacer was caused in connection with the wet etching of the USG film in all the process steps, the salicide bridge was not induced during the selective formation of the salicide.
이상에서와 같이, 본 발명은 산화막 식각 베리어로서 유기 물질막을 이용하고, 또한, 살리사이드 블로킹층을 USG막과 질화막의 적층막으로 형성하면서 상기 질화막의 식각을 습식 식각 공정으로 진행함으로써 공정 중에 파티클의 발생에 기인하는 결함 유발을 방지할 수 있으며, 아울러, 스페이서 손실에 기인하는 살리사이드 브릿지의 발생을 방지할 수 있다.As described above, the present invention uses an organic material film as an oxide etching barrier, and further, by forming a salicide blocking layer as a laminated film of a USG film and a nitride film, the etching of the nitride film is carried out by a wet etching process. It is possible to prevent the occurrence of a defect due to the occurrence and to prevent the generation of the salicide bridge due to the spacer loss.
따라서, 본 발명은 결함 발생을 방지할 수 있는 바, 소자의 제조수율 및 특성을 향상시킬 수 있다.Therefore, the present invention can prevent the occurrence of defects, it is possible to improve the production yield and characteristics of the device.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes in the range which does not deviate from the summary.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020036702A KR20040001485A (en) | 2002-06-28 | 2002-06-28 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020036702A KR20040001485A (en) | 2002-06-28 | 2002-06-28 | Method of manufacturing semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040001485A true KR20040001485A (en) | 2004-01-07 |
Family
ID=37313239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020036702A KR20040001485A (en) | 2002-06-28 | 2002-06-28 | Method of manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20040001485A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100704471B1 (en) * | 2004-10-30 | 2007-04-10 | 주식회사 하이닉스반도체 | Method for fabricating semiconductor device |
-
2002
- 2002-06-28 KR KR1020020036702A patent/KR20040001485A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100704471B1 (en) * | 2004-10-30 | 2007-04-10 | 주식회사 하이닉스반도체 | Method for fabricating semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20040001485A (en) | Method of manufacturing semiconductor device | |
| KR100567879B1 (en) | Method for fabricating semiconductor device having salicide | |
| KR101032115B1 (en) | Method for forming plug of semiconductor device | |
| KR100324933B1 (en) | method for forming self-align contact hole in semiconductor device | |
| KR20040007949A (en) | Method of manufacture semiconductor device | |
| KR20040005381A (en) | Method for fabricating cmos image sensor device | |
| KR100379531B1 (en) | method for manufacturing of semiconductor device | |
| KR100321758B1 (en) | Method for fabricating semiconductor device | |
| KR100558038B1 (en) | Method for fabricating semiconductor device | |
| KR20050023650A (en) | Method for fabricating semiconductor device having salicide | |
| KR100390458B1 (en) | method for fabricating capacitor in semiconductor device | |
| KR100494119B1 (en) | Method of manufacturing semiconductor device | |
| KR100313960B1 (en) | Method for fabricating of semiconductor device | |
| KR100198637B1 (en) | Fabricating method of semiconductor device | |
| KR100226753B1 (en) | Forming method for metallization of semiconductor device | |
| KR100956598B1 (en) | Method for forming gate having dual gate oxide structure | |
| KR100396711B1 (en) | Method for Fabricating of Semiconductor Device | |
| KR100418923B1 (en) | method for fabricating semiconductor device | |
| KR100433490B1 (en) | Method of manufacturing semiconductor device | |
| KR100314738B1 (en) | Method for forming gate electrode in semiconductor device | |
| KR20020058512A (en) | Method for fabricating semiconductor device | |
| KR20020002682A (en) | Method for manufacturing semiconductor device | |
| KR100721186B1 (en) | Method for manufacturing semiconductor device | |
| KR100386625B1 (en) | method for manufacturing of semiconductor device | |
| KR20030000662A (en) | Method for manufacturing a transistor in a semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| WITN | Withdrawal due to no request for examination |