KR200357938Y1

KR200357938Y1 - 디엠에이를 이용한 이중화 메모리의 업데이트장치

Info

Publication number: KR200357938Y1
Application number: KR20040014033U
Authority: KR
Inventors: 구강모
Original assignee: 엘지전자 주식회사
Priority date: 2004-05-20
Filing date: 2004-05-20
Publication date: 2004-07-31

Abstract

본 고안은 액티브 혹은 스텐바이로 구동되는 이중화 시스템에서, 상기 이중화 시스템의 각각 구비되어 데이터를 저장하는 메인 메모리와, 상기 액티브측 메인 메모리와 슬레이브측 메인 메모리로부터 동시에 그 내장된 데이터를 읽어들이는 DMA부와, 상기 DMA부에 의해 읽혀진 액티브측 메인 메모리와 슬레이브측 메인 메모리의 내용을 비교하고 그 결과를 인터럽트신호로 출력하는 비교기와, 상기 비교기로부터 인터럽트신호로 입력되는 메모리 비교결과에 따라 장애이력을 관리하고 DMA부와 비교기에 의한 메모리비교작업중에는 다른 작업을 수행하는 CPU를 포함하는 디엠에이를 이용한 이중화 메모리의 업데이트장치를 제공한다.

상기와 같은 본 고안은 이중화보드의 PCI버스 각각에 DMA와 비교기를 구비하고 이 이중화보드의 액티브측 DMA에서 액티브와 슬레이브의 메모리로부터 데이터를 동시에 읽어 비교기로 그 차이를 비교하므로써, 현재 동작하고 있는 CPU를 사용하지 않고도 액티브측과 슬레이브측의 메인 메모리의 일치여부를 확인할 수가 있어 그에 따라 CPU의 과부하현상을 제거한다.

Description

디엠에이를 이용한 이중화 메모리의 업데이트장치{Update device of the dual memory using a DMA}

본 고안은 디엠에이를 이용한 이중화 메모리의 업데이트장치에 관한 것으로, 특히 이중화보드의 PCI버스 각각에 DMA와 비교기를 구비하고 이 이중화보드의 액티브측 DMA에서 액티브와 슬레이브의 메모리로부터 데이터를 동시에 읽어 비교기로 그 차이를 비교하는 디엠에이를 이용한 이중화 메모리의 업데이트장치에 관한것이다.

일반적으로 전송기술은 1910년대 나선 반송으로 시작하여 아날로그 전송기술로 그리고 디지털 전송기술의 형태로 발전되어 왔으며, 후에 이러한 디지털 전송기술은 1960년대 1.544Mbps 전송속도를 갖는 D1 채널 뱅크의 개발을 효시로 발전하였다. 더욱이, 상기와 같은 디지털 기술은 1970년대 중반 교환기술분야에 응용되어 No. 4ESS라는 디지털 중계교환기를 출현하게 하여 유선전송시스템의 다중화에 혁신을 가져왔다. 이에더하여, 상기 디지털 전송방식은 광케이블을 전송매체로 사용하는 광전송 방식으로 발전하였으며, 현재는 이를 근간으로 하여 비동기식인 PDH 전송시스템에서 동기식인 SDH 전송시스템으로 변화하고 있는 추세에 있다.

그런데, 상기와 같은 종래 전송 혹은 교환기시스템은 각종보드들 예컨대, 가입자보드 혹은 다른 보드들의 각종 기능을 제어하는 프로세서보드들을 탈실장할 수 있는 쉘프나 랙크형태로 구성되는데, 이때 상기 프로세서보드는 통상 내부 장치들의 불안정으로 인해 호의 끊김이나 또는 시스템의 오류를 방지하기 위해 PCI 버스라인을 통해 액티브와 스텐바이측으로 나누어지는 이중화구조로 구성한다.

그러면, 상기와 같은 종래 이중화시스템을 도 1을 참고로 살펴보면, 액티브 혹은 스텐바이로 이중화 프로세서보드(70A-B)의 각각에 구비되어 OS 및 응용프로그램을 수행하는 CPU(71A-B)와, 상기 이중화 프로세서보드(70A-B)간의 IPC 통신을 담당하는 PCI 버스부(72A-B)와, 상기 이중화 프로세서보드(70A-B)에 각각 구비되어 CPU(71A-B)에서 처리하는 데이터를 저장하는 메인 메모리(73A-B)를 포함한다.

한편, 상기와 같은 종래 이중화시스템의 동작을 살펴보면, 먼저, 액티브측 프로세서보드(70A)의 CPU(71A)에서 운용자가 설정한 작업을 처리하고 그 처리된 결과를 메인 메모리(73A)에 저장함과 더불어 PCI 버스부(72A-B)를 통해 슬레이브측프로세서보드(70B)의 메인 메모리(73B)로도 전송하여 저장시킨다. 그리고, 상기 액티브측 프로세서보드(70A)의 CPU(71A)는 이중화 절체에러를 방지하기위해 액티브측 메인 메모리(73A)의 내용과 슬레이브측 메인 메모리(73B)의 내용을 서로 비교하게된다. 이때, 상기 CPU(71A)는 먼저, 액티브측 메인 메모리(73A)로부터 그 전체내용을 읽고 그 다음 PCI 버스부(72A-B)를 통해 슬레이브측 메인 메모리(73B)로부터 그 전체내용을 전송받아 이들을 서로 비교한 다음 그 결과에 따라 적절한 조처를 취하게된다.

그러나, 상기와 같은 종래 이중화시스템은 액티브측 CPU가 메인 메모리의 값을 읽는 과정과 슬레이브측 메인 메모리를 읽는 과정이 서로 분리되어 처리되기 때문에 이로인해 처리시간의 효용성이 상당히 저하되었으며, 또한, 액티브측 CPU가 양 메인 메모리를 비교하는 동안에는 다른 작업을 전혀 처리하지 못하기 때문에 이로인해 이중화시스템의 성능저하를 야기시킨다는 문제점이 있었다.

이에 본 고안은 상기와 같은 종래 제반 문제점을 해결하기 위해 고안된 것으로, 현재 동작하고 있는 CPU를 사용하지 않고도 액티브측과 슬레이브측의 메인 메모리의 일치여부를 확인할 수가 있어 그에 따라 CPU의 과부하현상을 제거하는 디엠에이를 이용한 이중화 메모리의 업데이트장치를 제공함에 그 목적이 있다.

본 고안의 다른 목적은 CPU를 거치지 않고 메인 메모리의 내용을 서로 비교하여 처리하기때문에 CPU가 메모리 비교중에도 다른 업무를 처리하게 되므로 그에 따라 CPU 사용의 효율성을 극대화시키는 디엠에이를 이용한 이중화 메모리의 업데이트장치를 제공하는데 있다.

도 1은 종래 메모리비교기능이 구비된 이중화시스템을 설명하는 설명도.

도 2는 본 고안의 이중화시스템을 설명하는 설명도.

<부호의 상세한 설명>

1A-B: 프로세서보드 2A-B: CPU

3A-B: PCI 버스부 4A-B: 메인 메모리부

5 : DMA부 6 : 비교기

상기와 같은 목적을 달성하기 위한 본 고안은 액티브 혹은 스텐바이로 구동되는 이중화 시스템에서, 상기 이중화 시스템의 각각 구비되어 데이터를 저장하는 메인 메모리와, 상기 액티브측 메인 메모리와 슬레이브측 메인 메모리로부터 동시에 그 내장된 데이터를 읽어들이는 DMA부와, 상기 DMA부에 의해 읽혀진 액티브측 메인 메모리와 슬레이브측 메인 메모리의 내용을 비교하고 그 결과를 인터럽트신호로 출력하는 비교기와, 상기 비교기로부터 인터럽트신호로 입력되는 메모리 비교결과에 따라 장애이력을 관리하고 DMA부와 비교기에 의한 메모리비교작업중에는 다른 작업을 수행하는 CPU를 포함하는 디엠에이를 이용한 이중화 메모리의 업데이트장치를 제공한다.

이하, 본 고안을 첨부된 예시도면에 의거 상세히 설명한다.

본 고안 장치는 도 2에 도시된 바와같이 액티브 혹은 스텐바이로 이중화 프로세서보드(1A-B)의 각각에 구비되어 OS 및 응용프로그램을 수행하는 CPU(2A-B)와, 상기 이중화 프로세서보드(1A-B)간의 IPC 통신을 담당하는 PCI 버스부(3A-B)와, 상기 이중화 프로세서보드(1A-B)에 각각 구비되어 CPU(2A-B)에서 처리하는 데이터를 저장하는 메인 메모리(4A-B)와, 상기 액티브측 메인 메모리(4A)와 슬레이브측 메인 메모리(4B)로부터 동시에 그 내장된 데이터를 읽어들이는 DMA(Direct memory access;5)부와, 상기 DMA부(5)에 의해 읽혀진 액티브측 메인 메모리(4A)와 슬레이브측 메인 메모리(4B)의 내용을 비교하고 그 결과를 액티브측 CPU(2A)로 출력하는비교기(6)를 포함한다.

여기서, 상기 DMA부(5)와 비교기(6)는 슬레이브측 프로세서보드(1B)에도 이중화로 구현할 수도 있다.

다음에는 상기와 같은 본 고안 장치의 작용, 효과를 설명한다.

먼저, 액티브측 프로세서보드(1A)의 CPU(2A)에서 운용자가 설정한 작업을 처리하고 그 처리된 결과를 메인 메모리(4A)에 저장함과 더불어 PCI 버스부(3A-B)를 통해 슬레이브측 프로세서보드(1B)의 메인 메모리(4B)로도 전송하여 저장시킨다. 이때, 상기 액티브측 프로세서보드(1A)의 CPU(2B)는 이중화 절체에러를 방지하기위해 액티브측 메인 메모리(4A)의 내용과 슬레이브측 메인 메모리(4B)의 내용을 서로 비교하기위해 DMA부(5)로 제어신호를 인가한다.

그러면, 상기 DMA부(5)는 액티브측 메인 메모리(4A)와 슬레이브측 메인 메모리(4B)로부터 동시에 그 내장된 데이터를 읽어들여 비교기(6)로 출력한다. 따라서, 상기 비교기(6)는 DMA부(5)에 의해 읽혀진 액티브측 메인 메모리(4A)와 슬레이브측 메인 메모리(4B)의 내용을 서로 비교하고 그 결과를 인터럽트신호로 하여 액티브측 CPU(2A)로 전달하게 된다. 이때, 상기 CPU(2A)는 다른 작업을 수행하고 있다가 이 인터럽트신호가 입력될 경우 그 비교결과를 참조하여 데이터의 내용이 틀린부분만을 업데이트 시킨다. 그리고, 상기 액티브측 CPU(2A)는 상기 인터럽트로 들어온 결과를 장애이력으로 관리하게된다.

즉, 상기 액티브측 CPU(2A)는 액티브와 슬레이브측의 메모리를 DMA부(5)와 비교기(6)를 통해 비교할 동안 다른 작업을 수행하므로 메모리비교에 의한 부하가걸리지 않는다.

이상 설명에서와 같이 본 고안은 이중화보드의 PCI버스 각각에 DMA와 비교기를 구비하고 이 이중화보드의 액티브측 DMA에서 액티브와 슬레이브의 메모리로부터 데이터를 동시에 읽어 비교기로 그 차이를 비교하므로써, 현재 동작하고 있는 CPU를 사용하지 않고도 액티브측과 슬레이브측의 메인 메모리의 일치여부를 확인할 수가 있어 그에 따라 CPU의 과부하현상을 제거하는 장점을 가지고 있다.

또한, 본 고안에 의하면, CPU를 거치지 않고 메인 메모리의 내용을 서로 비교하여 처리하기때문에 CPU가 메모리 비교중에도 다른 업무를 처리하게 되므로 그에 따라 CPU 사용의 효율성을 극대화시키는 효과도 있다.

Claims

액티브 혹은 스텐바이로 구동되는 이중화 시스템에 있어서,

상기 이중화 시스템의 각각 구비되어 데이터를 저장하는 메인 메모리와, 상기 액티브측 메인 메모리와 슬레이브측 메인 메모리로부터 동시에 그 내장된 데이터를 읽어들이는 DMA부와, 상기 DMA부에 의해 읽혀진 액티브측 메인 메모리와 슬레이브측 메인 메모리의 내용을 비교하고 그 결과를 인터럽트신호로 출력하는 비교기와, 상기 비교기로부터 인터럽트신호로 입력되는 메모리 비교결과에 따라 장애이력을 관리하고 DMA부와 비교기에 의한 메모리비교작업중에는 다른 작업을 수행하는 CPU를 포함하는 것을 특징으로 하는 디엠에이를 이용한 이중화 메모리의 업데이트장치.