KR200311059Y1 - 다 채널 카메라 동기회로 - Google Patents

Abstract

본 고안은 다 채널의 카메라 동기 회로에 관한 것으로, 한 개의 프레임 메모리와 채널 당 한 개의 프레임 메모리만을 사용하여 구현하는 방법에 관한 것이다. 본 고안은 메모리의 크기와 개수를 줄임으로써 회로 비용과 소비 전력을 감소시킬 수 있다.

Description

다 채널 카메라 동기회로{Multi-channel Camera Synchronizing Circuit}

본 고안은 동기회로에 관한 것으로, 특히 한 개의 프레임 메모리와 채널 당 한 개의 프레임 메모리만을 사용한 다 채널 카메라 동기회로에 관한 것이다.

도 1은 기존의 다 채널 카메라 동기회로로서, 카메라(11)에서 영상 디코더에 의해서 디지털화된 입력이 프레임(Frame) 메모리(12)에 변형 없이 저장되고 저장되어 있는 영상 데이터들을 동기화 된 영상출력(14)을 얻기 위해서 컨트롤러가 정해진 순서에 의해서 16:1 멀티플렉서(13)를 거쳐서 동기화 된 영상출력(14)을 얻게 된다.

이 때 프레임 메모리(12)는 현재 프레임의 동기화 된 영상출력(14)이 생성될 때까지 현재 프레임을 저장하고 있어야 하므로 필요한 메모리의 크기는 최소 한 프레임 이상을 저장할 수 있는 크기, 즉 NTSC 방식의 경우 720 x 480 x 16비트(bit) = 5,529,600 비트 이상의 크기를 필요로 하게 된다.

프레임 메모리(12)는 회로적으로는 피포(FIFO)와 듀얼 포트 메모리(DPRAM) 등이 사용될 수 있으나 듀얼 포트 메모리의 경우 비용이 비싸기 때문에 일반적으로 피포를 사용하여 구성한다.

종래의 다 채널 카메라 동기회로는 채널 당 한 개의 프레임 메모리를 가지고 구현되어 있다. 이 방식은 채널 당 소모되는 프레임 메모리의 크기가 커서 비용과 소비전력이 올라간다. 또한 영상 데이터의 전송이 프레임 단위로 이루어지기 때문에 영상 데이터 신호에 변형(스케일링, 필터링)을 가하기가 어렵다.

상기와 같은 문제점을 해결하기 위하여 안출된 본 고안의 목적은 단 한 개의 프레임 메모리와 각 채널 당 한 개의 라인 버퍼만을 가지고 구현함으로써 프레임 메모리 대체로 인한 비용 절감과 저 전력화를 구현하는데 있다.

도 1은 종래의 다 채널 카메라 동기회로

도 2는 본 고안에 따른 다 채널 카메라 동기회로

＜도면의 주요 부분에 대한 부호의 설명＞

21 : 카메라 22 : 라인 버퍼

23 : 멀티플렉스 24 : 프레임 메모리

25 : 영상출력

상기와 같은 본 고안의 다 채널 카메라 동기회로는 카메라를 통해 입력된 디지털 영상신호를 차례로 저장시키는 라인 버퍼와, 라인 버퍼에 저장된 데이터를 입력하는 16;1 멀티플렉서와, 멀티플렉스의 데이터를 전송받아 동기화된 영상을 출력하는 프레임 메모리로 구성됨을 특징으로 한다.

이하, 첨부한 도면들을 참조하여 본 고안의 바람직한 실시예를 상세히 설명하면 다음과 같다.

도 2는 본 고안의 다 채널 카메라 동기회로이다.

도 2에 도시된 바와 같이, 먼저, 카메라(21)를 통해 입력된 디지털 영상신호를 받아 라인 버퍼(22)에 차례로 저장시킨다. 이 때 라인 버퍼(22)에 저장된 첫 번째 데이터가 몇 번째 라인의 몇 번째 데이터인지에 대한 정보도 같이 저장을 한다.

이어서, 저장된 데이터는 16:1 멀티플렉서(23)를 통해서 프레임 메모리(24)로의 전송이 이루어지게 되는데 이 전송과정은 인터럽트 방식을 사용한다.

마지막으로, 프레임 메모리(24)를 거쳐서 동기화 된 영상출력(25)을 얻게 된다.

여기서, 라인 버퍼(22)가 반 이상 저장되어지면 인터럽트 신호를 발생시키고 발생된 인터럽트 신호에 따라서 프레임 메모리(24)로의 전송 순서가 결정되어진다.

종래의 방법이 영상 출력의 재구성을 출력 단에서 구성하기 위해서 입력된 영상 신호들을 보관할 곳이 필요했고 이를 위해서 채널 당 한 개의 프레임 메모리를 사용하였다. 하지만 본 고안에서는 출력화면의 재구성을 입력 단에서 미리 수행함으로써 입력 단에서는 프레임 메모리로의 전송을 위한 작은 크기의 라인 버퍼 메모리만 필요하였고, 대신에 재구성된 영상신호를 저장하기 위한 프레임 메모리가 필요해 졌다. 바꿔 말하면 출력 단에 프레임 메모리를 추가함으로써 입력 단에 필요했던 프레임 메모리를 모두 작은 크기의 라인 버퍼로 대체할 수 있었다.

이는 종래의 프레임 메모리로 사용하던 2M 비트 정도 크기의 메모리를 그것의 500분지 1크기인 4k 비트 정도의 라인 버퍼로 대체한 것으로 비용과 소비 전력면에서 뛰어난 절감 효과를 가져 다 준다.

또한 본 고안에서 기존의 프레임 메모리를 작은 크기의 라인버퍼로 대체하였기 때문에 프레임 메모리를 제외한 다른 부분들을 하나의 칩으로 ASIC화 할 수 있다.

상기와 같은 본 고안의 다 채널 카메라 동기회로는 종래의 방식에서 사용한 듀얼 포트 프레임 메모리를 저가의 싱글 포트 프레임 메모리와 작은 크기의 라인 버퍼로 대체함으로써 대체 부품으로 인하 비용 절감과 저 전력화를 구현하였다.

또한 종래의 프레임 메모리를 라인 버퍼로 대체함으로써 프레임 메모리를 제외한 다른 부분들을 하나의 칩으로 ASIC화 할 수 있게 하였다.

Claims (2)

1. 다 채널 카메라 동기 회로에 있어서,

   상기 카메라를 통해 입력된 디지털 영상신호를 차례로 저장시키는 라인 버퍼와,

   상기 라인 버퍼에 각각 저장된 데이터를 입력받는 16:1 멀티플렉서와,

   상기 멀티플렉서의 데이터를 전송받아 동기화된 영상을 출력하는 프레임 메모리로 구성된 것을 특징으로 하는 다 채널 카메라 동기 회로.
2. 제 1 항에 있어서,

   상기 멀티플렉서를 통해서 상기 프레임 메모리로의 전송과정은 인터럽트 방식을 사용하는 것을 특징으로 하는 다 채널 카메라 동기회로.