KR20030095035A - Chip size stack package using resin-spacer - Google Patents
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Abstract
Description
본 발명은 레진 스페이서(resin-spacer)를 사용한 칩 사이즈 스택 패키지에 관한 것으로, 특히 고집적 스택(stack)을 위해 기존의 실리콘 스페이서(Si-spacer)대신 봉지제(Mold Compound)와 동일한 재료인 레진 스페이서(resin-spacer)를 사용한 칩 사이즈 스택 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a chip size stack package using a resin-spacer, and in particular, a resin spacer that is the same material as a mold compound instead of a conventional silicon spacer (Si-spacer) for a highly integrated stack. Chip size stack package using (resin-spacer).
메모리 칩의 용량 증대는 빠른 속도로 진행되고 있다. 현재는 128M 디램(DRAM)이 양산 단계에 있으며, 256M 디램(DRAM)의 양산도 가까운 시일안에 도래할 것으로 보인다.Increasing capacity of memory chips is proceeding at a rapid pace. Currently, 128M DRAM is in mass production, and mass production of 256M DRAM is expected in the near future.
메모리 칩의 용량 증대, 다시 말하면 고집적화를 이룰 수 있는 방법으로는 한정된 반도체 소자의 공간내에 보다 많은 수의 셀을 제조해 넣는 기술이 일반적으로 알려지고 있으나, 이와 같은 방법은 정밀한 미세 선폭을 요구하는 등 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 최근 보다 쉬운 방법으로 고집적화를 이룰 수 있는 스택킹(stacking) 기술이 개발되어 이에 대한 연구가 활발히 진행되고 있다.As a method of increasing the capacity of a memory chip, that is, high integration, a technique of manufacturing a larger number of cells in a limited space of a semiconductor device is generally known. However, such a method requires precise fine line width. It requires difficult skills and a lot of development time. Therefore, recently, a stacking technology that can achieve high integration in an easier way has been developed, and research on this has been actively conducted.
반도체 업계에서 말하는 스택킹이란 적어도 2개 이상의 반도체 칩을 수직하게 쌓아 올려 메모리 용량을 배가시키는 기술로써, 이러한 스택킹에 의하면, 예를 들어 2개의 64M 디램(DRAM)급 소자를 적층하여 128M 디램(DRAM)급으로 구성할 수 있고, 또 2개의 128M 디램(DRAM)급으로 구성할 수 있다.Stacking in the semiconductor industry refers to a technology in which at least two or more semiconductor chips are stacked vertically to double the memory capacity. According to this stacking, for example, two 64M DRAM (DRAM) class devices are stacked and 128M DRAM ( DRAM) class, and two 128M DRAM (DRAM) class.
상기와 같은 스택킹에 의한 패키지의 전형적인 한 예를 개략적으로 설명하면 다음과 같다.A typical example of a package by stacking as described above is as follows.
본딩 패드가 상부면에 배치된 반도체 칩에 리드 프레임의 인너 리드가 접착제로 부착되고, 이 인너 리드는 본딩 패드에 금속 와이어로 연결되어 있다. 전체가 봉지제로 몰딩되고, 리드 프레임의 아우터 리드가 봉지제의 양측으로 돌출되어있다.The inner lead of the lead frame is attached to the semiconductor chip on which the bonding pad is disposed on the upper surface with an adhesive, and the inner lead is connected to the bonding pad by a metal wire. The whole is molded with the sealing agent, and the outer lead of the lead frame protrudes to both sides of the sealing agent.
이러한 하나의 패키지상에 동일 구조의 패키지가 적층된다. 즉, 상부에 적층되는 패키지의 아우터 리드가 하부 패키지의 리드 프레임 중간에 접합되어서, 전기적 연결이 되어 있다.Packages of the same structure are stacked on one such package. That is, the outer lead of the package stacked on the upper portion is bonded to the middle of the lead frame of the lower package, thereby making an electrical connection.
그러나, 상기와 같은 일반적인 스택 패키지는, 패키지의 전체 두께가 너무 두껍다는 단점이 있다. 또한, 상부 패키지의 신호 전달 경로가, 상부 패키지의 아우터 리드를 통해서 하부 패키지의 리드 프레임을 거쳐야 하기 때문에, 전기적인 신호 경로가 너무 길다는 단점도 있다. 특히, 상하부 패키지의 리드를 납땜으로 접합하는데, 이 납땜 불량으로 접속 불량이 자주 야기되었다.However, such a general stack package has a disadvantage that the overall thickness of the package is too thick. In addition, since the signal transmission path of the upper package must pass through the lead frame of the lower package through the outer lead of the upper package, the electrical signal path is too long. In particular, the leads of the upper and lower packages are joined by soldering, and this poor soldering often causes poor connection.
이러한 단점을 해소하기 위해 제시된 종래의 스택 패키지는 다음과 같다. 상하부 반도체 칩이 소정 간격을 두고 배치되고, 상부 반도체 칩이 밑면에 상부 리드 프레임의 인너 리드가 부착되어, 금속 와이어에 의해 본딩 패드에 연결되어 있다. 또한, 하부 반도체 칩의 상부면에 하부 리드 프레임의 인너 리드가 부착되어, 금속 와이어에 의해 패드에 연결되어 있다. 즉, 상부 반도체 칩의 본딩 패드는 하부면에, 하부 반도체 칩의 본딩 패드는 상부면에 배치되어, 각 반도체 칩은 대칭을 이루게 된다.The conventional stack package proposed to solve this disadvantage is as follows. The upper and lower semiconductor chips are arranged at predetermined intervals, and the upper semiconductor chip is attached to the inner lead of the upper lead frame at the bottom thereof and is connected to the bonding pad by a metal wire. In addition, the inner lead of the lower lead frame is attached to the upper surface of the lower semiconductor chip, and is connected to the pad by a metal wire. That is, the bonding pads of the upper semiconductor chip are disposed on the lower surface and the bonding pads of the lower semiconductor chip are disposed on the upper surface, so that each semiconductor chip is symmetrical.
상부 리드 프레임의 아우터 리드는 하부 리드 프레임의 중간에 접착되어 있고, 하부 리드 프레임의 아우터 리드가 봉지제에서 노출되어 있다.The outer lead of the upper lead frame is bonded to the middle of the lower lead frame, and the outer lead of the lower lead frame is exposed in the encapsulant.
그러나, 상기된 종래의 스택 패키지는 봉지제가 스택된 반도체 칩들의 상하부 전체를 둘러싸는 구조로 이루어지기 때문에, 반도체 칩 크기에 대해 패키지의크기가 너무 크다는 문제점이 있었다.However, the conventional stack package described above has a problem that the size of the package is too large for the size of the semiconductor chip because the encapsulant has a structure surrounding the entire upper and lower portions of the stacked semiconductor chips.
그래서, 최근에는 반도체 칩의 크기가 패키지 크기의 80% 정도 또는 그 이상이 되는 칩 사이즈 패키지가 개발되었고, 따라서 스택 패키지도 칩 사이즈 형태로 구현되고 있는 추세이다. 이러한 제품에서는 디바이스의 적층 사이에 실리콘 스페이서(Si-Spacer)를 사용한다. 그러면, 첨부도면을 참조하여 그 구조에 대해 상세히 설명하기로 한다.Therefore, recently, a chip size package having a size of about 80% or more of a package size of a semiconductor chip has been developed, and thus a stack package is also being implemented in a chip size form. These products use silicon spacers (Si-Spacers) between stacks of devices. Next, the structure thereof will be described in detail with reference to the accompanying drawings.
도 1a 및 도 1b는 종래의 칩 사이즈 스택 패키지를 나타낸 단면도이다. 먼저, 도 1a에 표기된 도면부호 1-4는 반도체 칩이고, 도면부호 5-9는 접착제이고, 도면부호 10, 11은 실리콘 스페이서(Si-spacer)이고, 도면부호 12는 절연층이고, 도면부호 13은 금속 패턴이고, 도면부호 14는 볼 랜드에 마운팅된 솔더 볼이고, 도면부호 15는 금속 와이어이고, 도면부호 16은 봉지제이고, 도면부호 17은 PCB 기판이다. 그리고, 먼저, 도 1b에 표기된 도면부호 21-23은 반도체 칩이고, 도면부호 24-27은 접착제이고, 도면부호 28, 29는 실리콘 스페이서(Si-spacer)이고, 도면부호 30은 절연층이고, 도면부호 31은 금속 패턴이고, 도면부호 32는 볼 랜드에 마운팅된 솔더 볼이고, 도면부호 33은 금속 와이어이고, 도면부호 34는 봉지제이고, 도면부호 35는 PCB 기판이다.1A and 1B are cross-sectional views illustrating a conventional chip size stack package. First, reference numerals 1-4 denote semiconductor chips, reference numerals 5-9 denote adhesives, reference numerals 10 and 11 denote silicon spacers, reference numeral 12 denote insulating layers, and 13 is a metal pattern, 14 is a solder ball mounted on a ball land, 15 is a metal wire, 16 is an encapsulant, and 17 is a PCB substrate. First, reference numerals 21-23 indicated in FIG. 1B are semiconductor chips, reference numerals 24-27 are adhesives, reference numerals 28 and 29 are silicon spacers, and reference numeral 30 is an insulating layer. Reference numeral 31 is a metal pattern, reference numeral 32 is a solder ball mounted on a ball land, reference numeral 33 is a metal wire, reference numeral 34 is an encapsulant, and reference numeral 35 is a PCB substrate.
도시된 바와 같이, 본딩 패드가 상부를 향하는 다수개의 반도체 칩 사이에 실리콘 스페이서(Si-spacer)가 있고, 반도체 칩과 실리콘 스페이서 사이에는 접착제로 접착되어 있다. 그리고, PCB 기판(17)(35)이 하부 반도체 칩(4)(23)의 밑면에 접착제로 접착되어 있다. PCB 기판(17)(35)은 절연층(13)(30)에 금속패턴(13)(31)이 형성된 구조로서, 금속 패턴(13)(31)은 절연층(12)(30)에서 상하로 국부적으로 노출되어 있다. 하부로 노출된 금속 패턴(13)(31) 부분이 볼 랜드가 된다. 다수개의 반도체 칩의 각 본딩 패드가 금속 와이어(15)(33)에 의해 상부로 노출된 금속 패턴(13)(31)에 전기적으로 연결되어 있다. 전체 결과물 상부가 봉지제(16)(34)로 몰딩되어 있고, 볼 랜드에 솔더 볼(14)(32)이 마운트되어 있다.As shown, a silicon spacer (Si-spacer) is present between the plurality of semiconductor chips facing the bonding pads, and an adhesive is bonded between the semiconductor chip and the silicon spacer. The PCB substrates 17 and 35 are bonded to the bottom surface of the lower semiconductor chips 4 and 23 with an adhesive. The PCB substrates 17 and 35 have a structure in which metal patterns 13 and 31 are formed on the insulating layers 13 and 30, and the metal patterns 13 and 31 are vertically disposed on the insulating layers 12 and 30. Are locally exposed. The portions of the metal patterns 13 and 31 exposed to the bottom become ball lands. Each bonding pad of the plurality of semiconductor chips is electrically connected to the metal patterns 13 and 31 exposed upward by the metal wires 15 and 33. The upper portion of the entire resultant is molded with encapsulant 16, 34, and solder balls 14, 32 are mounted on the ball lands.
그러나, 상기 구조를 갖는 종래의 실리콘 스페이서(Si-Spacer)를 이용한 칩 사이즈 스택 패키지는 디바이스 스택 중에 사용되는 실리콘 스페이서에서 다음과 같은 많은 문제점들이 발생된다.However, in the chip size stack package using the conventional silicon spacer (Si-Spacer) having the above structure, a number of problems occur in the silicon spacer used in the device stack as follows.
첫째로, 실리콘 스페이서(Si-Spacer)의 두께를 얇게 하고자 백 그라인딩(Back-Grinding)을 실시할때 크랙(Crack)이 발생하며,Firstly, cracks occur when back-grinding is performed to reduce the thickness of the silicon spacers.
둘째로, 실리콘 스페이서(Si-Spacer)를 디바이스 사이에 어태치(attach)할 때에도 실리콘(Si)의 부서지기 쉬운(brittle) 성질 때문에 크랙(Crack)이 빈번하게 발생되어 불량의 원인을 제공한다.Second, even when attaching a silicon spacer between devices, cracks are frequently generated due to the brittle nature of silicon (Si), thereby providing a cause of failure.
또한, 실리콘 스페이서(Si-Spacer)의 두께를 얇게 하기 위해 백 그라인딩(Back-Grinding) 공정을 실시하게 되는데, 현재 수준으로는 3mil 이하로 제조하기가 매우 어려운 문제점 있었다.In addition, the back-grinding process is performed in order to reduce the thickness of the silicon spacer (Si-Spacer), but at the present level, it was very difficult to manufacture it to 3 mil or less.
세째로, 실리콘 스페이서(Si-Spacer)의 가장 큰 문제점 중의 하나가 다이 어태치 에폭시(Die Attach Epoxy)를 사용할 때 에폭시 보이드(Epoxy Void) 및 웨팅(Wetting)에 치명적인 문제를 발생시킨다. 도 2a 및 도 2b에서 보는 바와 같이, 실리콘 스페이서(40)는 에폭시 보이드(Epoxy Void; 42) 및 커버리지(Coverage) 불량(44)의 문제점을 가지고 있으며, 이로 인해 제품의 신뢰성이 저하된다.Third, one of the biggest problems of the Si-Spacer is that it causes a fatal problem in the epoxy void and wetting when using the die attach epoxy. As shown in FIGS. 2A and 2B, the silicon spacers 40 have problems of epoxy voids 42 and coverage defects 44, which lower the reliability of the product.
네째로, 실리콘 스페이서(Si-Spacer)는 공급 업체로부터 그대로 입고되어 사용되어진다. 이러한 점으로 공급 업체간의 상이한 특성의 실리콘 웨이퍼를 제공 받을 시에는 어셈블리 패키징(Assembly Packaging) 공정 진행 중에 실리콘 웨이퍼 로트(Lot) 간의 차이로 작업 진행이 어려운 상태가 발생 될 수 있다.Fourthly, silicon spacers are used as received from suppliers. As a result, when silicon wafers having different characteristics between suppliers are provided, the operation may be difficult due to the difference between the silicon wafer lots during the assembly packaging process.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 고집적 스택(stack)을 위해 기존의 실리콘 스페이서(Si-spacer) 대신 봉지제(Mold Compound)와 동일한 재료인 레진 스페이서(resin-spacer)를 이용하므로써, 기존에 갖고 있는 다이 어태치(Die Attach)의 에폭시 보이드(Epoxy Void) 및 웨팅(Wetting)의 문제를 간단하게 제거하여 제품의 신뢰성을 향상시킨 레진 스페이서(resin-spacer)를 사용한 칩 사이즈 스택 패키지를 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is a resin spacer which is the same material as a mold compound instead of a conventional silicon spacer for a highly integrated stack. Resin-spacer improves product reliability by simply eliminating the problems of existing epoxy attach epoxy voids and wetting. It is to provide a chip size stack package using.
또한, 본 발명의 다른 목적은 고집적 스택(stack)을 위해 기존의 실리콘 스페이서(Si-spacer) 대신 봉지제(Mold Compound)와 동일한 재료인 레진 스페이서(resin-spacer)를 이용하므로써, 스페이서의 두께를 박형화 하여 다이 어태치(Die Attach)시 크랙(Crack)이 발생하는 것을 방지할 수 있는 레진 스페이서(resin-spacer)를 사용한 칩 사이즈 스택 패키지를 제공하는데 있다.In addition, another object of the present invention is to use a resin spacer (resin-spacer) of the same material as the mold compound instead of the conventional silicon spacer (Si-spacer) for a highly integrated stack (stack), the thickness of the spacer The present invention provides a chip size stack package using a resin-spacer that can be thin and prevent cracks during die attach.
본 발명의 또다른 목적은 고집적 스택(stack)을 위해 기존의 실리콘 스페이서(Si-spacer) 대신 봉지제(Mold Compound)와 동일한 재료인 레진 스페이서(resin-spacer)를 이용하므로써, 저 비용, 고 생산성을 이룰 수 있는 레진스페이서(resin-spacer)를 사용한 칩 사이즈 스택 패키지를 제공하는데 있다.Another object of the present invention is to use a resin-spacer, which is the same material as a mold compound, instead of a conventional silicon spacer for a highly integrated stack, thereby lowering cost and high productivity. To provide a chip-sized stack package using a resin-spacer that can achieve this.
도 1a 및 도 1b는 종래의 칩 사이즈 스택 패키지를 나타낸 단면도1A and 1B are cross-sectional views illustrating a conventional chip size stack package.
도 2a 및 도 2b는 종래의 실리콘 스페이서를 사용시 실리콘 스페이서에 에폭시 보이드 및 커버리지 불량이 발생된 것을 보여주는 사진도2A and 2B are photographs showing that epoxy voids and coverage defects are generated in a silicon spacer when a conventional silicon spacer is used.
도 3은 본 발명에 의한 레진 스페이서를 사용한 칩 사이즈 스택 패키지의 단면도3 is a cross-sectional view of a chip size stack package using a resin spacer according to the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
100 : 반도체 기판110 : 접착제100 semiconductor substrate 110 adhesive
120 : 레진 스페이서130 : 절연층120: resin spacer 130: insulating layer
140 : 금속 패턴150 : 금속 와이어140: metal pattern 150: metal wire
160 : 봉지제200 : PCB 기판160: sealing agent 200: PCB substrate
상기 목적을 달성하기 위한 본 발명의 레진 스페이서(resin-spacer)를 사용한 칩 사이즈 스택 패키지는,Chip size stack package using the resin spacer of the present invention for achieving the above object,
절연층에 금속 패턴이 형성된 PCB 기판;A PCB substrate having a metal pattern formed on the insulating layer;
상기 금속 패턴 위에 순차적으로 접착되는 다수개의 반도체 칩;A plurality of semiconductor chips sequentially bonded to the metal pattern;
상기 제 1 내지 제 N 반도체 칩의 본딩 패드와 상기 금속 패턴을 전기적으로 연결하는 금속 와이어;A metal wire electrically connecting the bonding pads of the first to Nth semiconductor chips to the metal pattern;
상기 전체 결과물 상부를 몰딩하는 봉지제; 및An encapsulant molding the upper portion of the entire resultant; And
상기 PCB 기판의 절연층에서 하부로 금속 패턴이 노출된 볼 랜드에 마운트된 솔더 볼을 구비하며,A solder ball mounted on a ball land having a metal pattern exposed downward from an insulating layer of the PCB substrate,
상기 반도체 칩 사이에 레진 스페이서(Resin-Spacer)가 추가로 접착되어 있는 것을 특징으로 한다.Resin-spacer is further bonded between the semiconductor chip.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명의 레진 스페이서(resin-spacer)를 사용한 칩 사이즈 스택 패키지를 나타낸 단면도이다.3 is a cross-sectional view illustrating a chip size stack package using a resin spacer of the present invention.
도시된 바와 같이, PCB 기판(200)위에 첫번째 반도체 칩(100)을 접착제(110)에 의해 접착한다.As shown, the first semiconductor chip 100 is adhered by the adhesive 110 on the PCB substrate 200.
그리고, 첫번째 반도체 칩(100)의 표면위에 다시 접착제(110)를 바르고, 그 위에 레진 스페이서(Resin-spacer; 120)를 접착한다.Then, an adhesive 110 is applied on the surface of the first semiconductor chip 100, and a resin spacer 120 is adhered thereon.
접착된 레진 스페이서(120) 위에 접착제(110)를 바르고 두번째 반도체 칩(100)을 접착한다.An adhesive 110 is applied on the bonded resin spacer 120 and the second semiconductor chip 100 is bonded.
마찬가지로, 두번째 반도체 칩(100) 위에 세번째 반도체 칩을 접착하고, 다시 그 위에 네번째, 다섯번째 반도체 칩을 접착하여 적층한다.Similarly, the third semiconductor chip is adhered on the second semiconductor chip 100, and the fourth and fifth semiconductor chips are bonded and stacked thereon again.
상기 PCB 기판(200)은 절연층(130)에 금속 패턴(140)이 형성된 구조로서, 금속 패턴(140)은 절연층(130)에서 상하로 국부적으로 노출되어 있다. 하부로 노출된 금속 패턴(140) 부분이 볼 랜드가 된다. 다수개의 반도체 칩(100)의 각 본딩 패드가 금속 와이어(150)에 의해 상부로 노출된 금속 패턴(140)에 전기적으로 연결되어 있다. 전체 결과물 상부가 봉지제(160)로 몰딩되어 있고, 볼 랜드에 솔더 볼(170)이 마운트되어 있다.The PCB substrate 200 has a structure in which the metal pattern 140 is formed on the insulating layer 130, and the metal pattern 140 is locally exposed up and down on the insulating layer 130. A portion of the metal pattern 140 exposed to the bottom becomes a ball land. Each bonding pad of the plurality of semiconductor chips 100 is electrically connected to the metal pattern 140 exposed upward by the metal wire 150. The upper portion of the entire resultant is molded with the encapsulant 160, and the solder ball 170 is mounted on the ball land.
여기서, 상기 레진 스페이서(120)는 접착제(Die Attach Epoxy; 110)와 접착력이 좋을 뿐만 아니라, 봉지제(160)와도 접착력이 우수하여 고 신뢰성을 달성 할 수 있다. 또한, 접착제와의 접착력이 우수하여 보이드(Void) 및 웨팅(Wetting)에 대한 문제를 근본적으로 해결할 수 있다.Here, the resin spacer 120 may not only have good adhesive strength with an adhesive (Die Attach Epoxy) 110 but also have excellent adhesive strength with the encapsulant 160 to achieve high reliability. In addition, the adhesive strength with the adhesive is excellent, it can fundamentally solve the problems of void (Void) and wetting (Wetting).
상기 레진 스페이서(Resin-spacer; 120)의 제조 방법은 다음과 같다.A method of manufacturing the resin spacer 120 is as follows.
6인치, 8인치, 12인치 등의 원형으로 되어 있는 금형에 M2CSP에 사용되는 봉지제(Mold Copomund; 160)와 같은 레진 필터(Resin based fine filler)로 된 컴파운드(Compound)를 이용하여 원형 레진-웨이퍼(Resin-Wafer)를 제작한다.6-inch, 8-inch, 12-inch, and other round molds using a compound of resin-based fine fillers such as Mold Copomund (160) used in M2CSP. A wafer (Resin-Wafer) is manufactured.
이 때, 금형 두께로서 레진-스페이서(Resin-Spacer)의 두께를 결정한다.At this time, the thickness of the resin-spacer is determined as the mold thickness.
그 다음, 원형으로 몰딩(Molding) 완료된 레진 웨이퍼를 M2CSP에 스페이서로 사용될 적당한 크기로 자른다(Sawing).Then, the molded resin wafer in a circular shape is cut to a suitable size to be used as a spacer in the M2CSP.
그 다음, 소잉(Sawing)이 완료된 레진-웨이퍼를 드라이브 위에 접착하여 레진 스페이서로 사용한다.Then, the sawing-completed resin-wafer is bonded onto the drive and used as a resin spacer.
본 발명의 레진 스페이서(resin-spacer)를 사용한 칩 사이즈 스택 패키지는 다음과 같은 효과가 있다.The chip size stack package using the resin spacer of the present invention has the following effects.
1) 기존의 일반적으로 사용되고 있는 실리콘 스페이서는 다이 어태치(Die)에 사용되는 에폭시(Epoxy)와 접착시에 많은 에폭시 보이드(Epoxy) 및 웨팅(Wetting)의 문제를 야기하였다.1) Existing commonly used silicon spacers cause a lot of epoxy voids and wetting problems when bonding with epoxy used in die attach.
하지만, 다이 어태치 에폭시(Die Attach Epoxy)와 같은 레진(Resin)으로 되어 있는 레진 스페이서의 경우는 에폭시의 보이드 및 웨팅에 대한 문제를 근본적으로 해결이 가능하다. 그 이유는 소수성을 갖는 실리콘(Si)과는 달리 친수성을 갖는 레진(Resin)의 경우, 에폭시(Epoxy)와의 접착에서 콘택 각도를 최소화 하는 성질을 지니고 있기 때문이다. 따라서, 엑폭시 보이드 및 웨팅(Wetting)에 관련된 신뢰성 문제를 근본적으로 해결 할 수 있다.However, in the case of a resin spacer made of resin such as die attach epoxy, it is possible to fundamentally solve the problem of voiding and wetting of epoxy. This is because, unlike hydrophobic silicon (Si), hydrophilic resin (Resin) has a property of minimizing contact angle in adhesion with epoxy. Therefore, it is possible to fundamentally solve the reliability problem related to the epoxy void and wetting.
2) 실리콘(Si) 재질로 되어 있는 물질은 그 물질의 특성상 부서지기 쉬운(brittle) 성질을 갖게 된다. 따라서, 실리콘 스페이서의 두께를 얇게 하고자는 백 그라인딩(Back-Grinding) 공정에서는 두께에 따라서 민감한 크랙(Crack) 발생을 보이게 된다.2) A material made of silicon (Si) has a brittle nature due to its properties. Therefore, in order to reduce the thickness of the silicon spacer, in the back-grinding process, a crack occurs sensitively depending on the thickness.
또한, 실리콘 스페이서를 반도체 칩 등에 접착하는 과정에서 실리콘 스페이서 크랙(Crack)이 빈번하게 발생되어 주된 불량의 원인을 제공한다.In addition, silicon spacer cracks are frequently generated in the process of adhering the silicon spacers to semiconductor chips or the like to provide a major cause of defects.
하지만, 레진 스페이서(Resin-Spacer)는 백 그라인딩(Back-Grinding) 공정이 없을 뿐만 아니라, 레진 스페이서를 픽-업(Pick-Up)하는 과정에서 레진(Resin)의 탄성적 성질로 인해 크랙(Crack) 발생이 없게 된다.However, resin spacers do not have a back-grinding process and cracks due to the elasticity of resin in the process of picking up resin spacers. ) There is no occurrence.
3) 실리콘 스페이서는 두께를 얇게 하기 위해 백 그라인딩(Back-Grinding) 공정을 하게 되는데, 이때 현재 수준으로는 3mil 이하의 제조 및 관리가 상당히 어렵다. 하지만, 레진 스페이서(Resin-Spacer)는 1mil 이하의 제조가 가능하며, 관리도 용이하여 박막 레진 스페이서의 핸드링(Handling)에 대한 문제점도 없다. 따라서, 하나의 장치 내에 디바이스 스택을 기존보다 월등하게 스택 할 수 있다.3) Silicon spacers are back-grinded to reduce their thickness, which is difficult to manufacture and maintain below 3 mils. However, the resin spacer (Resin-Spacer) can be manufactured less than 1mil, and is easy to manage, there is no problem for the handling of the thin film resin spacer (Handling). Therefore, the device stack can be stacked in a single device more than before.
4) 실리콘 스페이서 제조를 위한 1개의 실리콘 웨이퍼 가격대비 레진 스페이서의 제조에 대한 1개의 레진 웨이퍼(Resin-Wafer)의 가격 비율은 30배에서 50배 가량 더 저렴하다. 따라서, 비용측면에서는 월등한 장점이 있다.4) One Silicon Wafer for Silicon Spacer Production Price ratio of one resin wafer (Resin-Wafer) to the manufacture of resin spacers is 30 to 50 times cheaper. Therefore, there is an advantage in terms of cost.
뿐만 아니라, 레진 스페이서(Resin-Spacer)를 제조하기 위한 레진 웨이퍼의 생산성은 거의 비교가 불가능할 정도로 차이가 있다. 따라서, 저 비용 및 대량 생산성에는 레진 스페이서(Resin-Spacer)가 적합니다.In addition, the productivity of the resin wafer for manufacturing the resin spacer (Resin-Spacer) is so different that almost impossible to compare. As a result, resin spacers are less expensive and more productive.
5) 실리콘 스페이서의 경우 백 그라인딩(Back-Grinding) 및 표면의 상태는 단순한 평면 이상의 구현은 어렵다. 즉, 입체적인 구로를 통하여 여러 모양의 스페이서 디자인이 실질적으로 불가능하였다.5) In the case of silicon spacers, back-grinding and surface states are difficult to implement beyond a simple plane. In other words, it is practically impossible to design spacers of various shapes through a three-dimensional sphere.
하지만, 레진 스페이서(Resin-Spacer)의 표면은 제조 금형 디자인에 따라서무한대의 응용이 가능하다. 따라서, 여러 구조에 적합한 디자인을 다양하게 만들 수 있다. 이러한 응용을 통하여 에폭시(Epoxy)의 접착력 증가 및 레진 브리드 아웃(Resin Bleed Out) 등의 문제를 직접적으로 제어 할 수 있다.However, the surface of the resin spacer (Resin-Spacer) can be applied indefinitely depending on the manufacturing mold design. Therefore, various designs suitable for various structures can be made. Through this application, it is possible to directly control problems such as increase of epoxy adhesive strength and resin bleed out.
이상에서 설명한 바와 같이, 본 발명의 레진 스페이서를 사용한 칩 사이즈 스택 패키지는 다음과 같은 효과가 있다.As described above, the chip size stack package using the resin spacer of the present invention has the following effects.
기존의 실리콘 스페이서(Si-spacer) 대신 봉지제(Mold Compound)와 동일한 재료인 레진 스페이서(resin-spacer)를 이용하므로써, 기존에 갖고 있는 다이 어태치(Die Attach)의 에폭시 보이드(Epoxy Void) 및 웨팅(Wetting)의 문제를 간단하게 제거하여 제품의 신뢰성을 향상시킬 수 있다.By using a resin-spacer, which is the same material as a mold compound, instead of a conventional silicon spacer, an epoxy void of a die attach and an existing die attach Simple elimination of the problem of wetting can improve product reliability.
또한, 스페이서의 두께를 박형화 하여 다이 어태치(Die Attach)시 크랙(Crack)이 발생하는 것을 방지할 수 있으며, 저 비용, 고 생산성을 이룰 수 있는 효과가 있다.In addition, the thickness of the spacer can be reduced to prevent cracks from occurring during die attach, thereby achieving low cost and high productivity.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.
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