KR100923999B1 - Fabrication method of Structure of Stack Semiconductor Package Without PCB - Google Patents

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Abstract

PURPOSE: A fabrication method of stack semiconductor package structure without PCB is provided to make the size of the semiconductor package light and small. CONSTITUTION: A fabrication method of stack semiconductor package structure without PCB is as follows. Bumps(130) is arranged on a lateral side of semiconductor chip(110) which is formed in a wafer(100) using the planner technology. The wafer level molding is performed to the wafer on which plural bumps are formed in line. The bump is coated by an insulator. The backplane of the wafer molded with wafer level is polished as the thickness of a predetermined. The lateral side of bump is cut to be exposed. The plural semiconductor chips in which the side of bump is exposed to outside are formed. An adhesion spacer(500) is coated between the semiconductor chips. The semiconductor chips are packaged into one body.

Description

ＰＣＢ를 사용하지 않는 적층 반도체 패키지 구조의 제조방법{Fabrication method of Structure of Stack Semiconductor Package Without PCB }Fabrication method of Structure of Stack Semiconductor Package Without PCB}

본 발명은 적층 반도체 패키지의 제조방법에 관한 것으로, 특히 반도체 패키지가 적층되는 PCB(Printed Circuit Board)를 사용하지 않고 적층으로 몰드된 각 반도체 칩에 노출되는 범프(bump)의 측면을 서로 전기적으로 연결하여 와이어 본딩을 구성하는 적층 반도체 패키지 구조의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a laminated semiconductor package, and in particular, electrically connects the sides of a bump exposed to each semiconductor chip molded in a stack without using a printed circuit board (PCB) on which the semiconductor package is stacked. The present invention relates to a method for manufacturing a laminated semiconductor package structure constituting wire bonding.

최근, 개인용 컴퓨터를 포함한 전자제품군이 소형화의 추세로 나아감에 따라 반도체 패키징 분야에서는 소형화, 고용량화 및 다기능화된 반도체 패키지에 대한 요구가 증가하고 있다. 이러한 요구에 부흥하여 반도체 패키지는 쓰루 홀(Through Hole) 타입에서 표면실장(Surface Mount) 타입으로 변화되고 있다. In recent years, as electronic product groups including personal computers have progressed in miniaturization, there is an increasing demand for miniaturization, high capacity, and multifunctional semiconductor packages in the semiconductor packaging field. In response to these demands, semiconductor packages are changing from a through hole type to a surface mount type.

상기 표면실장 타입은 대표적으로 BGA(Ball Grid Array), FBGA(Fine Ball Grid Array), QFP(Quad Flat Package), QFN(Quad Flad No-lead) 등이 있으며, 이들은 패키지의 크기를 줄이면서 실장밀도를 높이기 위해 '스택 기술'과 접목되어 멀티 칩 패키지(Multi-Chip Package)의 형태로 발전하고 있다.The surface mount types typically include ball grid arrays (BGAs), fine ball grid arrays (FBGAs), quad flat packages (QFPs), and quad flad no-leads (QFNs). It is being developed as a multi-chip package by combining with 'stack technology' in order to increase the cost.

여기서, 멀티 칩 패키지는 반도체 칩들을 상호 적층시켜 형성한 적층 반도체 패키지로서, 일반적으로 적층된 복수개의 반도체 칩에 동일한 정보를 입력하거나 출력하는 입출력 단자들을 볼 형태로 형성한 볼 그리드 어레이 타입으로 제작된다.Here, the multi-chip package is a stacked semiconductor package formed by stacking semiconductor chips to each other, and is generally manufactured in a ball grid array type in which input / output terminals for inputting or outputting the same information to a plurality of stacked semiconductor chips are formed in a ball shape. .

도 1 은 종래의 적층 반도체 패키지의 단면도이다.1 is a cross-sectional view of a conventional laminated semiconductor package.

도 1과 같이, 볼 그리드 어레이 타입의 적층 반도체 패키지(1)는 복수개의 반도체 칩(2)들, PCB(Printed Circuit Board) 기판(10), 와이어(20), 밀봉부(21), 접착 스페이서(adhesive spacer)(7)(8)(9) 및 솔더볼(23)을 포함한다. As shown in FIG. 1, a ball grid array type stacked semiconductor package 1 may include a plurality of semiconductor chips 2, a printed circuit board (PCB) substrate 10, a wire 20, a seal 21, and an adhesive spacer. (adhesive spacer) 7 (8) (9) and solder balls (23).

복수개의 반도체 칩(2)들은 PCB 기판(10)의 상부면에 수직방향으로 적층되어 접착 스페이서(7)(8)(9)에 의해 각각 부착되며(attach), 각각의 반도체 칩(2) 상부면에는 본딩패드(3)들이 형성된다. 이때 도 1에서는 3개의 반도체 칩(4)(5)(6)이 수직방향으로 적층된 것을 도시하였지만 더 많은 반도체 칩들이 적층될 수 있다.The plurality of semiconductor chips 2 are stacked vertically on the top surface of the PCB substrate 10 and attached to each other by adhesive spacers 7, 8, 9, respectively, and on top of each semiconductor chip 2. Bonding pads 3 are formed on the surface. In FIG. 1, three semiconductor chips 4, 5, and 6 are stacked in a vertical direction, but more semiconductor chips may be stacked.

이때 상기 반도체 칩(2)들이 적층되는 PCB 기판(10)의 상부면에는 접속패드(11)들 및 회로패턴(미도시)들이 형성된다. 접속패드(11)들의 반도체 칩(2)들이 부착되는 영역의 바깥쪽에 형성되는데, 반도체 칩(2)들이 부착되는 영역의 양쪽에 본딩패드(3)와 동일한 방향으로 배열된다. 또한 상기 PCB(10)의 하부면에는 비아홀(미도시)에 의해 접촉패드(11)들과 전기적으로 연결되는 볼 랜드(15)들이 형성되고, 상기 볼 랜드(15)에 각각 솔더볼(solder ball)(23)이 부착되어 각 반도체 칩(2)의 입출력 단자 역할을 한다.In this case, connection pads 11 and circuit patterns (not shown) are formed on an upper surface of the PCB substrate 10 on which the semiconductor chips 2 are stacked. The semiconductor chips 2 of the connection pads 11 are formed outside the area to which the semiconductor chips 2 are attached, and are arranged in the same direction as the bonding pads 3 on both sides of the area to which the semiconductor chips 2 are attached. In addition, ball lands 15 electrically connected to the contact pads 11 are formed on the bottom surface of the PCB 10 by via holes (not shown), and solder balls are formed on the ball lands 15, respectively. 23 is attached to serve as an input / output terminal of each semiconductor chip 2.

그리고 와이어(20)를 통해 각 반도체 칩(2)의 본딩패드(3)들과 이에 대응하는 그룹에 배열된 접속 패드(11)들을 전기적으로 연결시키고, 밀봉부(21)는 적층된 반도체 칩(2)들과 와이어(20)를 감싸 이들을 외부환경으로부터 보호한다. In addition, the wires 20 electrically connect the bonding pads 3 of the semiconductor chips 2 and the connection pads 11 arranged in the corresponding groups, and the sealing portion 21 is a stacked semiconductor chip ( 2) and wrap the wire 20 to protect them from the external environment.

그러나 도 1에 도시된 적층 반도체 패키지(1)는 적층되는 반도체 칩(2)의 개수가 늘어날수록 접속패드(11)들이 배열된 접속패드 그룹들도 늘어나기 때문에 적층 반도체 패키지(1)의 가로방향 길이가 증가되고, 이는 실장밀도를 저하시키는 문제점이 있다. 또한, 접속패드(11)들과 반도체 칩(2)의 본딩패드(3)들을 와이어(20)로 연결시키기 위해서는 상부에 적층되는 반도체 칩(2)의 외부로 본딩 패드(3)들이 노출되어야 한다. 따라서 첫 번째 반도체 칩(4)의 크기에 따라 적층 가능한 반도체 칩(2)의 개수가 한정된다는 문제점이 있다. However, in the multilayer semiconductor package 1 illustrated in FIG. 1, as the number of stacked semiconductor chips 2 increases, the number of connection pad groups in which the connection pads 11 are arranged also increases, so the horizontal direction of the multilayer semiconductor package 1 is increased. The length is increased, which has a problem of lowering the mounting density. In addition, in order to connect the connection pads 11 and the bonding pads 3 of the semiconductor chip 2 with the wires 20, the bonding pads 3 should be exposed to the outside of the semiconductor chip 2 stacked thereon. . Therefore, there is a problem in that the number of stackable semiconductor chips 2 is limited according to the size of the first semiconductor chip 4.

그리고 반도체 칩(2)이 반드시 PCB 기판(10)에 적층되어 형성되어야 하기 때문에 전체 반도체 패키지(1)의 크기가 커지게 되며, 또한 PCB 기판(10)의 비용이 전체 반도체 패키지(1)의 약 40%를 차지하고 있어 비용을 증가시키는 요인으로 작용되고 있다. 아울러 PCB 기판(10)과 반도체 칩(2)의 전기적 연결을 위해 사용되는 와이어(20)가 적층되는 반도체 칩(2)이 증가할수록 와이어의 길이가 길어지게 되어 비용 및 생산시 불량률이 증가하는 문제점이 있다.In addition, since the semiconductor chip 2 must be stacked and formed on the PCB substrate 10, the size of the entire semiconductor package 1 is increased, and the cost of the PCB substrate 10 is approximately equal to that of the entire semiconductor package 1. It accounts for 40%, which is a factor in increasing costs. In addition, as the length of the semiconductor chip 2 on which the wires 20 used for the electrical connection between the PCB substrate 10 and the semiconductor chip 2 are stacked increases, the length of the wire becomes longer, thereby increasing the cost and the defective rate in production. There is this.

따라서 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 반도체 칩이 증착되는 PCB 기판이나 리드 프레임(lead frame)을 사용하지 않고 범프(bump)를 이용하여 와이어 본딩을 구성하는 적층 반도체 패키지 구조 및 그 제조방법을 제공하는데 그 목적이 있다.Therefore, the present invention has been made to solve the above problems, a laminated semiconductor package structure for configuring the wire bonding using a bump (PCB) without using a PCB substrate or a lead frame on which a semiconductor chip is deposited And its manufacturing method.

본 발명의 다른 목적은 와이어 본딩이 되는 패드에 범프를 형성시키거나 안 착시켜 몰딩(molding)한 후 범프의 측면을 노출시키고, 각각의 반도체 칩에서 노출된 범프의 측면들을 전기적으로 연결함으로서 비용 및 생산 공정의 단순화를 갖는 적층 반도체 패키지 구조 및 그 제조방법을 제공하는데 있다.Another object of the present invention is to form a bump on a pad to be wire bonded or to mold it, and then to expose the sides of the bump and electrically connect the exposed sides of the bump in each semiconductor chip, The present invention provides a laminated semiconductor package structure having a simplified production process and a method of manufacturing the same.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 PCB를 사용하지 않는 적층 반도체 패키지 제조방법의 특징은 (A) 플래너 기술을 이용하여 웨이퍼에 형성된 반도체 칩의 측면 상단에 일렬로 배열된 범프(bump)를 형성하는 단계와, (B) 상기 반도체 칩 측면 상단으로 다수개의 범프가 일렬로 형성된 웨이퍼에 웨이퍼 레벨 몰딩을 수행하여 전류가 흐르지 않는 물질인 절연체로 상기 범프가 모두 감싸지도록 코딩하는 단계와, (C) 상기 웨이퍼 레벨 몰딩된 웨이퍼의 후면을 소정의 두께로 연마하는 단계와, (D) 상기 웨이퍼에 형성된 반도체 칩 별로 반도체 칩에 일렬로 배열되어 안착되어 있는 범프들의 측면이 외부로 일부 노출되도록 절단하여 범프의 측면이 외부로 노출된 다수의 반도체 칩을 형성하는 단계와, (E) 상기 범프의 측면이 노출되도록 절단된 반도체 칩이 2개 이상 적층되도록 형성하고, 상기 반도체 칩 간의 사이에 접착 스페이서를 도포하여 서로 부착하는 단계와, (F) 상기 적층된 반도체 칩의 일 측면에 노출된 범프를 서로 전기적으로 연결시킨 반도체 패키지를 하나의 패키지 몸체로 봉지하는 단계와, (G) 상기 적층된 반도체 칩의 다른 일 측면에 노출된 범프에 각각 솔더볼(solder ball)을 부착시켜 각 반도체 칩의 입출력 단자를 형성하는 단계를 포함하는데 있다.A feature of the method for manufacturing a multilayer semiconductor package without using a PCB according to the present invention for achieving the above object is (A) bumps arranged in a line on the top of the side of the semiconductor chip formed on the wafer using the planner technology (B) performing wafer-level molding on a wafer in which a plurality of bumps are arranged in a row on the upper side of the semiconductor chip, and coding the bumps to be surrounded by an insulator which is a material through which no current flows; C) polishing the back surface of the wafer-level molded wafer to a predetermined thickness, and (D) cutting the semiconductor substrate formed on the wafer so that the side surfaces of the bumps seated in a row on the semiconductor chip are partially exposed to the outside. Forming a plurality of semiconductor chips having the side surfaces of the bumps exposed to the outside; and (E) the peninsula cut to expose the side surfaces of the bumps. Forming two or more sieve chips, applying adhesive spacers between the semiconductor chips, and attaching them to each other; and (F) a semiconductor in which bumps exposed on one side of the stacked semiconductor chips are electrically connected to each other. Encapsulating the package in one package body, and (G) attaching solder balls to bumps exposed on the other side of the stacked semiconductor chips to form input / output terminals of each semiconductor chip. It is.

이때, 상기 (A) 단계는 플래너 기술을 이용하여 평평한 웨이퍼 표면에 회로 를 새겨 넣어 다수개의 반도체 칩을 형성하는 단계와, 상기 각 반도체 칩에 새겨 넣어진 회로와 전기적으로 연결되고 반도체 칩의 적어도 일측 이상의 측면 상단으로 일렬로 나란히 배열되는 범프 패드들을 형성하는 단계와, 상기 범프 패드 상부에 각각 범프(bump)를 형성하는 단계를 포함하는 것을 특징으로 한다.At this time, the step (A) is a step of forming a plurality of semiconductor chips by engraving a circuit on a flat wafer surface using a planner technology, and is electrically connected to the circuits engraved in each of the semiconductor chips and at least one side of the semiconductor chip And forming bump pads arranged side by side on the upper side of the side, and forming bumps on the bump pads, respectively.

그리고 상기 (D) 단계는 각 반도체 칩의 범프가 안착된 면을 제외한 나머지 웨이퍼를 제거하여 액티브 면을 대기에 노출되도록 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, the step (D) may include forming the active surface to be exposed to the atmosphere by removing the remaining wafers except the bump-mounted surface of each semiconductor chip.

또한 상기 (F) 단계에서 노출된 범프는 와이어 또는 RDL(Re-Distriution Layer) 테이프를 이용하여 서로 전기적으로 연결시키는 것을 특징으로 한다.In addition, the bumps exposed in step (F) may be electrically connected to each other using a wire or a RDL tape.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 PCB를 사용하지 않는 적층 반도체 패키지 구조의 특징은 웨이퍼 위에 범프(bump)가 형성되어 몰딩되고, 외부로 노출된 범프의 일 측면들을 전기적으로 연결되는 적어도 2개 이상의 반도체 칩과, 상기 반도체 칩 간의 사이에 도포되어 상기 반도체 칩이 적어도 2개 이상 적층되도록 서로 부착시키는 접착 스페이서와, 적어도 2개 이상 적층된 반도체 칩을 하나의 패키지 몸체로 봉지하는 밀봉부와, 상기 적층된 반도체 칩의 다른 일 측면에 노출된 범프에 부착되어 각 반도체 칩의 입출력 단자 역할을 수행하는 솔더볼을 포함하여 구성되는데 있다.A feature of the multilayer semiconductor package structure that does not use a PCB according to the present invention for achieving the above object is that at least a bump is formed and molded on the wafer and electrically connected to one side of the bump exposed to the outside. Two or more semiconductor chips, an adhesive spacer applied between the semiconductor chips and attached to each other so that at least two or more semiconductor chips are stacked, and a sealing part encapsulating at least two or more stacked semiconductor chips in one package body. And a solder ball attached to a bump exposed on the other side of the stacked semiconductor chip to serve as an input / output terminal of each semiconductor chip.

이때, 상기 반도체 칩은 일 측면에 노출된 범프를 서로 전기적으로 연결하는 와이어 또는 RDL(Re-Distriution Layer) 테이프를 더 포함하는 것을 특징으로 한다.In this case, the semiconductor chip is characterized in that it further comprises a wire or RDL (Re-Distriution Layer) tape to electrically connect the bumps exposed on one side.

또한, 상기 웨이퍼는 각 반도체 칩의 범프가 안착된 면을 제외한 나머지 웨이퍼는 제거된 구조로 구성되는 것을 특징으로 한다.In addition, the wafer has a structure in which the remaining wafers are removed except the surface on which the bumps of each semiconductor chip are seated.

그리고 상기 범프는 반도체 칩의 상, 하측면 상부 또는 좌, 우측면 상단 중 적어도 하나 이상의 측면 상부에 형성되어 각각 외부로 일부 노출되도록 구성되는 것을 특징으로 한다.The bumps may be formed on at least one or more side surfaces of the upper, lower, or upper left and right sides of the semiconductor chip, respectively, to be partially exposed to the outside.

이상에서 설명한 바와 같은 본 발명에 따른 PCB를 사용하지 않는 적층 반도체 패키지 구조 및 그 제조방법은 다음과 같은 효과가 있다.As described above, the multilayer semiconductor package structure and the manufacturing method thereof without using the PCB according to the present invention have the following effects.

첫째, 반도체 칩이 증착되는 PCB 기판이나 리드 프레임(lead frame)을 사용하지 않고 범프(bump)를 이용하여 와이어 본딩을 구성함으로써, 반도체 패키지의 실장밀도를 향상시킬 수 있으며, 또한 반도체 패키지의 사이즈를 경박 단소화 시킬 수 있다.First, by constructing wire bonding using bumps without using a PCB substrate or a lead frame on which semiconductor chips are deposited, the mounting density of the semiconductor package can be improved and the size of the semiconductor package can be improved. Lightweight can be reduced.

둘째, 반도체 칩과 PCB 기판을 와이어로 연결하는 방식보다 전기적으로 연결되는 모든 배선의 길이가 짧기 때문에 반도체 패키지 및 적층 반도체 칩의 전기적 특성을 향상시킬 수 있으며, 또한 와이어의 길이가 짧아짐에 따라 생산시 불량률을 줄일 수 있는 효과가 있다. Second, since the lengths of all the electrically connected wires are shorter than the method of connecting the semiconductor chip and the PCB board with wires, the electrical characteristics of the semiconductor package and the laminated semiconductor chip can be improved. There is an effect that can reduce the defective rate.

셋째, 전체 반도체 패키지 비용의 약 40%를 차지하는 PCB 기판을 사용하지 않음으로서 반도체 패키지 생산 비용의 40%를 줄일 수 있는 효과가 있다.Third, by not using a PCB substrate, which takes about 40% of the total semiconductor package cost, it is possible to reduce 40% of the semiconductor package production cost.

넷째, 각각의 반도체 칩에서 노출된 범프(bump)의 측면들을 전기적으로 연결함으로써 비용을 절감하고 및 생산 공정을 단순화 시킬 수 있는 효과가 있다.Fourthly, by electrically connecting the sides of the bump exposed in each semiconductor chip, it is possible to reduce costs and simplify the production process.

본 발명의 다른 목적, 특성 및 이점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.Other objects, features and advantages of the present invention will become apparent from the following detailed description of embodiments with reference to the accompanying drawings.

본 발명에 따른 PCB를 사용하지 않는 적층 반도체 패키지 구조 및 그 제조방법의 바람직한 실시예에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.Referring to the accompanying drawings, a preferred embodiment of a laminated semiconductor package structure and a method of manufacturing the same according to the present invention will be described below. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various different forms, only the embodiments to complete the disclosure of the present invention and complete the scope of the invention to those skilled in the art. It is provided to inform you. Therefore, the embodiments described in the specification and the drawings shown in the drawings are only the most preferred embodiment of the present invention and do not represent all of the technical idea of the present invention, various modifications that can be replaced at the time of the present application It should be understood that there may be equivalents and variations.

도 2 내지 도 7 은 본 발명의 실시예에 따른 PCB를 사용하지 않는 적층 반도체 패키지 제조방법을 나타낸 공정도이다. 2 to 7 are process charts illustrating a method of manufacturing a multilayer semiconductor package without using a PCB according to an embodiment of the present invention.

도 2(a)와 같이, 먼저 플래너 기술을 이용하여 평평한 웨이퍼(100) 표면에 회로(미도시)를 새겨 넣어 다수개의 반도체 칩(110)을 형성한 후, 상기 각 반도체 칩(110)에 새겨 넣어진 회로와 전기적으로 연결되는 범프 패드(120)들을 형성하고, 상기 범프 패드(120) 상부에 각각 범프(bump)(130)를 형성한다. 이때 도 2(b)와 같이, 상기 범프(130)는 반도체 칩(110)의 측면 상단으로 다수개가 일렬로 나란히 배열되도록 구성된다.As shown in FIG. 2 (a), first, a plurality of semiconductor chips 110 are formed by engraving a circuit (not shown) on the surface of a flat wafer 100 using planner technology, and then engraving each of the semiconductor chips 110. Bump pads 120 are formed to be electrically connected to the embedded circuit, and bumps 130 are formed on the bump pads 120, respectively. In this case, as shown in FIG. 2B, the bumps 130 are configured such that a plurality of bumps 130 are arranged side by side on the upper side of the semiconductor chip 110.

이어 도 3과 같이, 상기 반도체 칩(110) 측면 상단으로 다수개의 범프(130)가 일렬로 형성된 웨이퍼(100)에 웨이퍼 레벨 몰딩을 수행하여 전류가 흐르지 않는 물질인 절연체로 상기 범프(130)가 모두 감싸지도록 코팅한다. 이때 상기 웨이퍼 레벨 몰딩은 회전하는 웨이퍼에 몰드 컴파운드(mold compound)(200)를 떨어뜨려 코팅하는 방식과 동일하게 이루어진다.Subsequently, as shown in FIG. 3, the bump 130 is formed of an insulator which is a material in which no current flows by performing wafer level molding on the wafer 100 in which a plurality of bumps 130 are arranged in a row on an upper side of the semiconductor chip 110. Coat all wraps. In this case, the wafer level molding is performed in the same manner as to drop a mold compound 200 onto a rotating wafer and coat the same.

그리고 도 4와 같이, 상기 웨이퍼 레벨 몰딩된 웨이퍼를 연마장치(300)에 배치하여 상기 웨이퍼(100)가 소정의 두께가 되도록 상기 웨이퍼(100)의 후면을 연마한다. 이때, 상기 웨이퍼(100)의 두께는 50㎛ ~ 150㎛로 연마하는 것이 바람직하다.As shown in FIG. 4, the wafer level molded wafer is disposed in the polishing apparatus 300 to polish the back surface of the wafer 100 so that the wafer 100 has a predetermined thickness. At this time, the thickness of the wafer 100 is preferably polished to 50㎛ ~ 150㎛.

그리고 도 5(a)와 같이, 웨이퍼(100)에 형성된 반도체 칩(110)별로 절단 칼(sawing blade)(400)을 이용하여 웨이퍼(100)를 절단하여 다수의 반도체 칩(110)을 형성한다. 이때, 도 5(b)와 같이 웨이퍼(100)를 각각의 반도체 칩(110)으로 절단할 때, 상기 반도체 칩(110)에 일렬로 배열되어 안착되어 있는 범프(130)들의 측면이 절단된 후에 외부로 일부 노출되도록 상기 절단 칼(400)의 수직 절단선이 상기 범프(130)가 일부 포함되도록 하여 절단한다. 이에 따라, 도 6(a)와 같이 상기 범프(130)의 측면이 외부로 노출된(132) 반도체 칩(110)을 생성할 수 있게 된다. 도 6(b)에서 상기 범프(130)의 노출된 측면(132)을 보다 상세히 나타내기 위해 도시하고 있으며, 이때 상기 노출되는 범프의 측면(132) 지름의 크기는 전체 범프(130)의 지름 크기보다 작은 것이 바람직하다. As illustrated in FIG. 5A, a plurality of semiconductor chips 110 are formed by cutting the wafer 100 using a sawing blade 400 for each semiconductor chip 110 formed on the wafer 100. . In this case, as shown in FIG. 5B, when the wafer 100 is cut into each semiconductor chip 110, the side surfaces of the bumps 130 arranged and aligned on the semiconductor chip 110 are cut off. The vertical cutting line of the cutting knife 400 is partially cut so that the bumps 130 are partially exposed to the outside. Accordingly, as shown in FIG. 6A, the semiconductor chip 110 having the side surface of the bump 130 exposed to the outside 132 may be generated. In FIG. 6 (b), the exposed side surface 132 of the bump 130 is illustrated in more detail, wherein the diameter of the exposed side surface 132 of the bump 130 is the diameter size of the entire bump 130. Smaller is preferred.

이어 도 7(a)(b)(c)와 같이, 상기 범프의 측면(132)이 노출되도록 절단된 반 도체 칩(110)이 2개 이상(도면에서는 4개) 적층되도록 형성한다. 이때, 상기 적층되는 반도체 칩(110)은 범프의 노출된 측면(132)이 동일한 방향을 갖도록 적층되는 것이 바람직하다. 상기 각각의 반도체 칩(110)의 사이에는 접착 스페이서(500)에 의해 서로 부착되어 있다. 이때 상기 접착 스페이서(500)는 전류가 흐르는 접착물로 이루어지는 것이 바람직하다. 상기 도 7에서는 4개의 반도체 칩이 적층된 것을 도시하였지만 더 많은 반도체 칩들이 적층될 수도 있다. 참고로 도 7(a)는 접착 스페이서(500)에 의해 부착되어 적층된 반도체 칩(110)의 사시도를, 도 7(b)는 적층된 반도체 칩의 정면도를, 도 7(c)는 적층된 반도체 칩의 측면도를 도시하고 있다. Subsequently, as illustrated in FIGS. 7A, 7B, and 7C, at least two semiconductor chips 110 cut to expose the side surfaces 132 of the bumps are stacked. In this case, the stacked semiconductor chips 110 may be stacked such that the exposed side surfaces 132 of the bumps have the same direction. The semiconductor chips 110 are attached to each other by an adhesive spacer 500. At this time, the adhesive spacer 500 is preferably made of an adhesive flowing current. In FIG. 7, four semiconductor chips are stacked, but more semiconductor chips may be stacked. For reference, FIG. 7A illustrates a perspective view of the stacked semiconductor chips 110 attached by the adhesive spacer 500, FIG. 7B illustrates a front view of the stacked semiconductor chips, and FIG. A side view of the semiconductor chip is shown.

다음으로 도 8(a)(b)(c)와 같이, 상기 적층된 반도체 칩(100)의 일 측면에 노출된 범프(132)를 통해 와이어(600)를 이용하여 서로 전기적으로 연결시켜(와이어 본딩) 이에 대응하는 그룹에 배열된 범프 패드(120)들을 전기적으로 연결시키고, 이렇게 연결시킨 반도체 패키지를 밀봉부(700)를 통해 하나의 패키지 몸체로 봉지한 후, 상기 적층된 반도체 칩(110)들과 와이어(600)를 감싸 이들을 외부환경으로부터 보호한다. Next, as shown in FIGS. 8A, 8B, and 8C, the wires 600 are electrically connected to each other through the bumps 132 exposed on one side of the stacked semiconductor chip 100 (wires). Bonding) The bump pads 120 arranged in the corresponding groups are electrically connected to each other, and the semiconductor packages thus connected are sealed with one package body through the sealing part 700, and then the stacked semiconductor chips 110 are connected. And the wire 600 to protect them from the external environment.

그리고 상기 적층된 반도체 칩(100)의 다른 일 측면에 노출된 범프(132)에 각각 솔더볼(solder ball)(800)을 부착시켜 각 반도체 칩(110)의 입출력 단자 역할을 수행하도록 한다. 참고로 도 8(a)는 PCB를 사용하지 않는 적층 반도체 패키지 구조의 사시도를, 도 8(b)는 적층 반도체 패키지 구조의 정면도를, 도 8(c)는 적층 반도체 패키지 구조의 측면도를 도시하고 있다. The solder balls 800 are attached to the bumps 132 exposed on the other side of the stacked semiconductor chips 100 to serve as input / output terminals of the semiconductor chips 110. For reference, FIG. 8 (a) shows a perspective view of a stacked semiconductor package structure without using a PCB, FIG. 8 (b) shows a front view of the stacked semiconductor package structure, and FIG. 8 (c) shows a side view of the stacked semiconductor package structure. have.

이처럼, PCB 기판을 사용하지 않는 적층 반도체 패키지 구조는 도 8과 같이, 웨이퍼(100) 위에 범프(bump)(130)가 형성되어 몰딩되고, 외부로 노출된 범프(132)의 일 측면들을 와이어(600)를 통해 전기적으로 연결되는 적어도 2개 이상의 반도체 칩(110)과, 상기 반도체 칩(110) 간의 사이에 도포되어 상기 반도체 칩(110)이 적어도 2개 이상 적층되도록 서로 부착시키는 접착 스페이서(500)와, 적어도 2개 이상 적층된 반도체 칩(110)을 하나의 패키지 몸체로 봉지하는 밀봉부(700)와, 상기 적층된 반도체 칩(110)의 다른 일 측면에 노출된 범프(132)에 부착되어 각 반도체 칩(100)의 입출력 단자 역할을 수행하는 솔더볼(800)을 포함하여 구성된다. As such, in a multilayer semiconductor package structure not using a PCB substrate, as shown in FIG. 8, bumps 130 are formed and molded on the wafer 100, and one side surface of the bumps 132 exposed to the outside may be wired. An adhesive spacer 500 applied between at least two semiconductor chips 110 electrically connected to each other via the semiconductor chip 110, and adhered to each other so that at least two semiconductor chips 110 are stacked. ), A seal 700 encapsulating at least two stacked semiconductor chips 110 in one package body, and a bump 132 exposed at the other side of the stacked semiconductor chips 110. And a solder ball 800 that serves as an input / output terminal of each semiconductor chip 100.

도 9 는 발명에 따른 PCB를 사용하지 않는 적층 반도체 패키지 구조의 다른 실시예를 나타낸 구조이다.9 is a structure showing another embodiment of a laminated semiconductor package structure without using a PCB according to the present invention.

즉, 도 8의 PCB 기판을 사용하지 않는 적층 반도체 패키지 구조에서 상기 적층된 반도체 칩(100)의 일 측면에 노출된 범프(132)를 서로 전기적으로 연결시켜(와이어 본딩) 이에 대응하는 그룹에 배열된 범프 패드(120)들을 전기적으로 연결시키는 와이어(600)를 대신해서, 도 9(a)(b)(c)와 같이, 노출된 범프(132)와 각각 접촉되는 접촉면(630)과, 상기 접촉면(630)과 적어도 하나 이상 전기적으로 서로 연결된 와이어(620)가 삽입된 RDL(Re-Distriution Layer) 테이프(610)를 사용할 수도 있다. 참고로 도 9(a)는 PCB를 사용하지 않는 적층 반도체 패키지의 다른 실시예를 나타낸 구조의 사시도를, 도 9(b)는 적층 반도체 패키지의 다른 실시예를 나타낸 구조의 정면도를, 도 9(c)는 적층 반도체 패키지의 다른 실시예를 나타낸 구조의 측면도를 도시하고 있다. That is, in the multilayer semiconductor package structure not using the PCB substrate of FIG. 8, the bumps 132 exposed on one side of the stacked semiconductor chip 100 are electrically connected to each other (wire bonding) and arranged in a corresponding group. Instead of the wire 600 that electrically connects the bump pads 120 to each other, as shown in FIGS. 9 (a) (b) (c), the contact surfaces 630 respectively contacting the exposed bumps 132, and Re-Distriution Layer (RDL) tape 610 into which the contact surface 630 and at least one wire 620 electrically connected to each other may be inserted may be used. For reference, FIG. 9 (a) is a perspective view of a structure showing another embodiment of a multilayer semiconductor package not using a PCB. FIG. 9 (b) is a front view of a structure showing another embodiment of a multilayer semiconductor package. c) shows a side view of a structure showing another embodiment of a laminated semiconductor package.

또한, 도 10 은 발명에 따른 PCB를 사용하지 않는 적층 반도체 패키지 구조 의 또 다른 실시예를 나타낸 구조이다.In addition, Figure 10 is a structure showing another embodiment of a laminated semiconductor package structure not using a PCB according to the invention.

즉, 도 8 또는 도 9의 PCB 기판을 사용하지 않는 적층 반도체 패키지 구조에서 각 반도체 칩(110)의 범프(130)가 안착된 면을 제외한 나머지 액티브 면은 발열 성능을 향상시키기 위해 대기에 노출시키거나, 또는 필요시 얇은 보호 필름 등을 부착할 수도 있다. 따라서 도 10과 같이, 상기 도 5(a) 공정에서 다수의 반도체 칩(110)을 형성한 후, 각 반도체 칩(110)의 범프(130)가 안착된 위/아래의 웨이퍼(210)를 제외한 나머지 웨이퍼를 제거하여 액티브 면을 대기에 노출시켜 차가운 공기가 지나감으로서 발열 대처 기능을 향상시킬 수 있다. That is, in the multilayer semiconductor package structure not using the PCB substrate of FIG. 8 or 9, the active surfaces other than the surface on which the bumps 130 of each semiconductor chip 110 are seated are exposed to the atmosphere to improve heat generation performance. Alternatively, a thin protective film or the like may be attached if necessary. Accordingly, as shown in FIG. 10, after the plurality of semiconductor chips 110 are formed in the process of FIG. 5A, except for the upper and lower wafers 210 on which the bumps 130 of the semiconductor chips 110 are seated. The remaining wafers can be removed to expose the active side to the atmosphere, allowing cold air to pass through to improve heat generation.

또한, 도 11 은 발명에 따른 PCB를 사용하지 않는 적층 반도체 패키지 구조의 또 다른 실시예를 나타낸 구조이다.In addition, Figure 11 is a structure showing another embodiment of a laminated semiconductor package structure not using a PCB according to the invention.

즉, 도 8 또는 도 9의 PCB 기판을 사용하지 않는 적층 반도체 패키지 구조에서 각 반도체 칩(110)에 상, 하측면 상부에만 안착된 범프(130)를 상, 하측면 상부는 물론 좌, 우측면 상부에도 안착시키고, 상기 도 5의 공정에서 반도체 칩(110)별로 절단 칼(sawing blade)(400)을 이용하여 웨이퍼(100)를 절단할 때, 도 11(a)(b)(c)와 같이 상기 반도체 칩(110) 측면 상단의 상/하 및 좌/우의 일렬로 배열되어 각각 안착되어 있는 범프(130)들의 측면이 절단 칼(400)에 의해 절단된 후에 모두 외부로 일부 노출되도록 절단한다. 그리고 위에서 설명된 것과 같이, 반도체 칩(110)의 상부는 물론 반도체 칩(110)의 옆면에도 노출된 범프의 측면(132)을 통해 와이어(600) 또는 RDL 테이프(610)를 이용하여 서로 전기적으로 연결시켜(와이어 본딩) 이에 대응하는 그룹에 배열된 범프 패드(120)들을 전기적으로 연결시킨 다.That is, in the multilayer semiconductor package structure not using the PCB substrate of FIG. 8 or 9, bumps 130 mounted only on the upper and lower surfaces of the semiconductor chips 110 may be disposed on the upper and lower surfaces, as well as the upper and lower left and right surfaces. Also, when the wafer 100 is cut using the sawing blade 400 for each semiconductor chip 110 in the process of FIG. 5, the wafer 100 may be cut as shown in FIGS. 11 (a) (b) (c). Sides of the bumps 130, which are arranged in a row of the top / bottom and the left / right of the upper side of the semiconductor chip 110, respectively, are cut to be partially exposed to the outside after being cut by the cutting knife 400. As described above, the wires 600 or the RDL tape 610 are electrically connected to each other through the side surfaces 132 of the bumps exposed on the top surface of the semiconductor chip 110 as well as the side surfaces of the semiconductor chip 110. By connecting (wire bonding) the bump pads 120 arranged in the corresponding groups are electrically connected.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술적 분야의 통상의 지식을 가진자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다. Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

도 1 은 종래의 적층 반도체 패키지의 단면도1 is a cross-sectional view of a conventional laminated semiconductor package.

도 2 내지 도 8 은 본 발명의 실시예에 따른 PCB를 사용하지 않는 적층 반도 체 패키지 제조방법을 나타낸 공정도2 to 8 is a process chart showing a method for manufacturing a laminated semiconductor package without using a PCB according to an embodiment of the present invention.

도 9 내지 도 11 은 발명에 따른 PCB를 사용하지 않는 적층 반도체 패키지 구조의 다른 실시예9-11 illustrate another embodiment of a laminated semiconductor package structure without using a PCB according to the present invention.

*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

100 : 웨이퍼 110 : 반도체 칩100 wafer 110 semiconductor chip

120 : 범프 패드 130 : 범프120: bump pad 130: bump

132 : 범프 노출면 200 : 몰드 컴파운드132: bump exposed surface 200: mold compound

300 : 연마장치 400 : 절단 칼300: grinding apparatus 400: cutting knife

500 : 접착 스페이서 600, 620 : 와이어500: adhesive spacer 600, 620: wire

610, 640 : RDL 테이프 630 : 접촉면610, 640: RDL tape 630: contact surface

700 : 밀봉부 800 : 솔더볼700: sealing portion 800: solder ball

Claims (15)

(A) 플래너 기술을 이용하여 웨이퍼에 형성된 반도체 칩의 측면 상단에 일렬로 배열된 범프(bump)를 형성하는 단계와,(A) forming planar bumps on the top of the side of the semiconductor chip formed on the wafer using planner technology, (B) 상기 반도체 칩 측면 상단으로 다수개의 범프가 일렬로 형성된 웨이퍼에 웨이퍼 레벨 몰딩을 수행하여 전류가 흐르지 않는 물질인 절연체로 상기 범프가 모두 감싸지도록 코딩하는 단계와,(B) performing wafer-level molding on a wafer in which a plurality of bumps are arranged in a row on the upper side of the semiconductor chip, so that the bumps are surrounded by an insulator which is a material through which no current flows; (C) 상기 웨이퍼 레벨 몰딩된 웨이퍼의 후면을 소정의 두께로 연마하는 단계와,(C) polishing the back side of the wafer level molded wafer to a predetermined thickness; (D) 상기 웨이퍼에 형성된 반도체 칩 별로 반도체 칩에 일렬로 배열되어 안착되어 있는 범프들의 측면이 외부로 일부 노출되도록 절단하여 범프의 측면이 외부로 노출된 다수의 반도체 칩을 형성하는 단계와,(D) forming a plurality of semiconductor chips in which side surfaces of the bumps are exposed to the outside by cutting the side surfaces of the bumps, which are arranged in a row on the semiconductor chip and partially exposed to the outside, for each semiconductor chip formed on the wafer; (E) 상기 범프의 측면이 노출되도록 절단된 반도체 칩이 2개 이상 적층되도록 형성하고, 상기 반도체 칩 간의 사이에 접착 스페이서를 도포하여 서로 부착하는 단계와,(E) forming two or more semiconductor chips cut so as to expose the side surfaces of the bumps, and applying and attaching an adhesive spacer between the semiconductor chips; (F) 상기 적층된 반도체 칩의 일 측면에 노출된 범프를 서로 전기적으로 연결시킨 반도체 패키지를 하나의 패키지 몸체로 봉지하는 단계와,(F) encapsulating the semiconductor package in which the bumps exposed on one side of the stacked semiconductor chips are electrically connected to each other with one package body; (G) 상기 적층된 반도체 칩의 다른 일 측면에 노출된 범프에 각각 솔더볼(solder ball)을 부착시켜 각 반도체 칩의 입출력 단자를 형성하는 단계를 포함하는 것을 특징으로 하는 PCB를 사용하지 않는 적층 반도체 패키지 제조방법.(G) attaching a solder ball to each of the bumps exposed on the other side of the stacked semiconductor chips to form input / output terminals of each semiconductor chip, wherein the multilayer semiconductor not using a PCB Package manufacturing method. 제 1 항에 있어서, 상기 (A) 단계는The method of claim 1, wherein step (A) 플래너 기술을 이용하여 평평한 웨이퍼 표면에 회로를 새겨 넣어 다수개의 반도체 칩을 형성하는 단계와,Forming a plurality of semiconductor chips by engraving a circuit on a flat wafer surface using planner technology, 상기 각 반도체 칩에 새겨 넣어진 회로와 전기적으로 연결되고 반도체 칩의 적어도 일측 이상의 측면 상단으로 일렬로 나란히 배열되는 범프 패드들을 형성하는 단계와,Forming bump pads electrically connected to the circuits engraved in each of the semiconductor chips and arranged side by side to an upper end of at least one side of the semiconductor chip; 상기 범프 패드 상부에 각각 범프(bump)를 형성하는 단계를 포함하는 것을 특징으로 하는 PCB를 사용하지 않는 적층 반도체 패키지 제조방법.The method of claim 1, further comprising forming bumps on the bump pads, respectively. 제 1 항에 있어서, The method of claim 1, 상기 (A) 단계에서 반도체 칩의 측면 상단에 일렬로 배열된 범프(bump)는 반도체 칩의 4측면 중 적어도 2측면 이상에 형성되는 것을 특징으로 하는 PCB를 사용하지 않는 적층 반도체 패키지 제조방법.In the step (A), bumps arranged in a row on the upper side of the semiconductor chip are formed on at least two or more sides of four sides of the semiconductor chip. 제 1 항에 있어서, The method of claim 1, 상기 (B) 단계의 웨이퍼 레벨 몰딩은 회전하는 웨이퍼에 몰드 컴파운드(mold compound)를 떨어뜨려 코팅하는 방식으로 이루어지는 것을 특징으로 하는 PCB를 사용하지 않는 적층 반도체 패키지 제조방법.The wafer level molding of step (B) is a method of manufacturing a laminated semiconductor package using a PCB, characterized in that the coating by dropping a mold compound (mold compound) on the rotating wafer. 제 1 항에 있어서, The method of claim 1, 상기 (C) 단계의 소정 두께는 50㎛이상, 150㎛이하의 두께인 것을 특징으로 하는 PCB를 사용하지 않는 적층 반도체 패키지 제조방법.The predetermined thickness of the step (C) is 50㎛, Laminated semiconductor package manufacturing method using no PCB, characterized in that the thickness of less than 150㎛. 제 1 항에 있어서,The method of claim 1, 상기 (D) 단계에서 외부로 노출되는 범프 측면 지름의 크기는 전체 범프의 지름 크기보다 작은 것을 특징으로 하는 PCB를 사용하지 않는 적층 반도체 패키지 제조방법.The method of manufacturing a multilayer semiconductor package not using a PCB, wherein the size of the bump side diameter exposed to the outside in the step (D) is smaller than the diameter of the entire bump. 제 1 항에 있어서, The method of claim 1, 상기 (D) 단계는 각 반도체 칩의 범프가 안착된 면을 제외한 나머지 웨이퍼를 제거하여 액티브 면을 대기에 노출되도록 형성하는 단계를 포함하는 것을 특징으로 하는 PCB를 사용하지 않는 적층 반도체 패키지 제조방법.The step (D) is a method of manufacturing a laminated semiconductor package that does not use a PCB, characterized in that the step of forming the active surface exposed to the atmosphere by removing the wafer other than the surface on which the bump of each semiconductor chip is seated. 제 1 항에 있어서, 상기 (E) 단계는The method of claim 1, wherein step (E) 범프의 노출된 측면이 동일한 방향을 갖도록 반도체 칩을 적층되는 것을 특징으로 하는 PCB를 사용하지 않는 적층 반도체 패키지 제조방법.A method for manufacturing a stacked semiconductor package without using a PCB, wherein the semiconductor chips are stacked such that exposed sides of the bumps have the same direction. 제 1 항에 있어서, The method of claim 1, 상기 (E) 단계에서 접착 스페이서는 전류가 흐르는 접착물로 이루어지는 것 을 특징으로 하는 PCB를 사용하지 않는 적층 반도체 패키지 제조방법.In the step (E), the adhesive spacer is a laminated semiconductor package manufacturing method that does not use a PCB, characterized in that made of a current flowing adhesive. 제 1 항에 있어서, The method of claim 1, 상기 (F) 단계에서 노출된 범프는 와이어 또는 RDL(Re-Distriution Layer) 테이프를 이용하여 서로 전기적으로 연결시키는 것을 특징으로 하는 PCB를 사용하지 않는 적층 반도체 패키지 제조방법.The bump exposed in the step (F) is a method of manufacturing a laminated semiconductor package using a PCB, characterized in that the electrical connection to each other using a wire or RDL (Re-Distriution Layer) tape. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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