KR20030086813A - Circuit for efficiently recover address power of plasma display panel - Google Patents

Circuit for efficiently recover address power of plasma display panel Download PDF

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Abstract

PURPOSE: A circuit for effectively recovering address power of a plasma display panel is provided to increase address speed, to reduce address power and to reduce the number of switching devices. CONSTITUTION: A circuit(63a) for effectively recovering address power of a plasma display panel includes a first to a third switching devices(S1,S2,S3), a power recovery capacitor(CPR), a pair of resistors(R1,R2) and an auxiliary capacitor(CAD). In the circuit(63a), the full charged voltage of the power recovery capacitor(CPR) is a half of the selection address voltage of the display data signal. The full charged voltage of the power recovery capacitor(CPR) is applied to the power voltage terminal of an address driving circuit(63a) at the time when the display data signal does not apply to the address electrode lines.

Description

플라즈마 디스플레이 패널의 어드레스 전력을 효율적으로 회생시키는 회로{Circuit for efficiently recover address power of plasma display panel}Circuit for efficiently recovering the address power of the plasma display panel {circuit for efficiently recover address power of plasma display panel}

본 발명은, 플라즈마 디스플레이 패널의 전력 회생(recovery) 회로에 관한 것으로서, 보다 상세하게는, 플라즈마 디스플레이 패널의 어드레스 전극 라인들을 구동하기 위한 어드레스 구동 회로의 전원 전압 단자에 표시 데이터 신호의 선택어드레스 전압을 인가하면서, 어드레스 전극 라인들로의 표시 데이터 신호의 인가가 종료되는 시간에서 플라즈마 디스플레이 패널의 디스플레이 셀들에 불필요하게 남아 있는 전하들을 전력 회생용 캐페시터에 수집하고, 표시 데이터 신호의 인가가 시작되는 시간에서 전력 회생용 캐페시터에 수집된 전하들을 어드레스 구동 회로의 전원 전압 단자에 인가하는 전력 회생 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power recovery circuit of a plasma display panel. More particularly, the selective address voltage of a display data signal is applied to a power supply voltage terminal of an address driving circuit for driving address electrode lines of a plasma display panel. During application, charges remaining unnecessarily in the display cells of the plasma display panel are collected in the power regenerative capacitor at the time when the application of the display data signal to the address electrode lines is terminated, and at the time when the application of the display data signal is started. A power regenerative circuit for applying charges collected in a power regenerative capacitor to a power supply voltage terminal of an address driving circuit.

도 1은 통상적인 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 보여준다. 도 2는 도 1의 패널의 한 디스플레이 셀의 예를 보여준다. 도 1 및 2를 참조하면, 통상적인 면방전 플라즈마 디스플레이 패널(1)의 앞쪽 및 뒤쪽 글라스 기판들(10, 13) 사이에는, 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm), 유전층(11, 15), Y 전극 라인들(Y1, ..., Yn), X 전극 라인들(X1, ..., Xn), 형광층(16), 격벽(17) 및 보호층으로서의 일산화마그네슘(MgO)층(12)이 마련되어 있다.1 shows a structure of a conventional three-electrode surface discharge plasma display panel. FIG. 2 shows an example of one display cell of the panel of FIG. 1. 1 and 2, between the front and rear glass substrates 10 and 13 of the conventional surface discharge plasma display panel 1, the address electrode lines A R1 , A G1 ,..., A Gm , A Bm ), dielectric layers 11 and 15, Y electrode lines (Y 1 , ..., Y n ), X electrode lines (X 1 , ..., X n ), fluorescent layer 16, The partition 17 and the magnesium monoxide (MgO) layer 12 as a protective layer are provided.

어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)은 뒤쪽 글라스 기판(13)의 앞쪽에 일정한 패턴으로 형성된다. 아래쪽 유전층(15)은 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)의 앞쪽에서 전면(全面) 도포된다. 아래쪽 유전층(15)의 앞쪽에는 격벽(17)들이 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)과 평행한 방향으로 형성된다. 이 격벽(17)들은 각 디스플레이 셀의 방전 영역을 구획하고 각 디스플레이 셀 사이의 광학적 간섭(cross talk)을 방지하는 기능을 한다. 형광층(16)은,격벽(17)들 사이에서 형성된다.The address electrode lines A R1 , A G1 ,..., A Gm , A Bm are formed in a predetermined pattern on the front side of the rear glass substrate 13. The lower dielectric layer 15 is entirely applied in front of the address electrode lines A R1 , A G1 ,..., A Gm , A Bm . In front of the lower dielectric layer 15, barrier ribs 17 are formed in a direction parallel to the address electrode lines A R1 , A G1 ,..., A Gm , A Bm . These partitions 17 function to partition the discharge area of each display cell and prevent optical cross talk between each display cell. The fluorescent layer 16 is formed between the partition walls 17.

X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)은 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)과 직교되도록 앞쪽 글라스 기판(10)의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 디스플레이 셀을 설정한다. 각 X 전극 라인(X1, ..., Xn)과 각 Y 전극 라인(Y1, ..., Yn)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극 라인(도 2의 Xna, Yna)과 전도도를 높이기 위한 금속 전극 라인(도 2의 Xnb, Ynb)이 결합되어 형성된다. 앞쪽 유전층(11)은 X 전극 라인들(X1, ..., Xn)과 Y 전극 라인들(Y1, ..., Yn)의 뒤쪽에 전면(全面) 도포되어 형성된다. 강한 전계로부터 패널(1)을 보호하기 위한 보호층(12) 예를 들어, 일산화마그네슘(MgO)층은 앞쪽 유전층(11)의 뒤쪽에 전면 도포되어 형성된다. 방전 공간(14)에는 플라즈마 형성용 가스가 밀봉된다.The X electrode lines (X 1 , ..., X n ) and the Y electrode lines (Y 1 , ..., Y n ) are the address electrode lines (A R1 , A G1 , ..., A Gm , A Bm ) is formed in a predetermined pattern on the back of the front glass substrate 10 to be orthogonal to each other. Each intersection sets a corresponding display cell. Each X electrode line (X 1 , ..., X n ) and each Y electrode line (Y 1 , ..., Y n ) is a transparent electrode line of a transparent conductive material such as indium tin oxide (ITO) or the like (FIG. 2). X na , Y na ) and a metal electrode line (X nb , Y nb of FIG. 2) for increasing conductivity are formed. The front dielectric layer 11 is formed by applying the entire surface to the rear of the X electrode lines X 1 ,..., X n and the Y electrode lines Y 1 ..., Y n . A protective layer 12 for protecting the panel 1 from a strong electric field, for example, a magnesium monoxide (MgO) layer, is formed by applying the entire surface to the back of the front dielectric layer 11. The plasma forming gas is sealed in the discharge space 14.

이와 같은 플라즈마 디스플레이 패널에 일반적으로 적용되는 구동 방식은, 초기화, 어드레스 및 디스플레이 유지 단계가 단위 서브-필드에서 순차적으로 수행되게 하는 방식이다. 초기화 단계에서는 구동될 디스플레이 셀들의 전하 상태가 균일하게 된다. 어드레스 단계에서는, 선택될 디스플레이 셀들의 전하 상태와 선택되지 않을 디스플레이 셀들의 전하 상태가 설정된다. 디스플레이 유지 단계에서는, 선택될 디스플레이 셀들에서 디스플레이 방전이 수행된다. 이때, 디스플레이 방전을 수행하는 디스플레이 셀들의 플라즈마 형성용 가스로부터 플라즈마가 형성되고,이 플라즈마로부터의 자외선 방사에 의하여 상기 디스플레이 셀들의 형광층(16)이 여기되어 빛이 발생된다.A driving scheme generally applied to such a plasma display panel is a method in which initialization, address, and display holding steps are sequentially performed in a unit sub-field. In the initialization step, the charge states of the display cells to be driven are made uniform. In the address step, the charge state of display cells to be selected and the charge state of display cells not to be selected are set. In the display holding step, display discharge is performed in the display cells to be selected. At this time, a plasma is formed from the plasma forming gas of the display cells performing display discharge, and the fluorescent layer 16 of the display cells is excited by ultraviolet radiation from the plasma to generate light.

여기서, 상기 단위 서브-필드들이 단위 프레임에 여러개 포함됨으로써, 각 서브-필드의 디스플레이 유지 시간들에 의하여 원하는 계조가 디스플레이될 수 있다.Here, since the unit sub-fields are included in the unit frame, the desired gray level can be displayed by the display holding times of each sub-field.

도 3은 도 1의 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리(Address-Display Separation) 구동 방법을 보여준다. 도 3을 참조하면, 단위 프레임은 시분할 계조 표시를 실현하기 위하여 8 개의 서브-필드들(SF1, ..., SF8)로 분할된다. 또한, 각 서브-필드(SF1, ..., SF8)는 어드레스 주기(A1, ..., A8)와 디스플레이 유지 주기(S1, ..., S8)로 분할된다.FIG. 3 illustrates a conventional address-display separation driving method for Y electrode lines of the plasma display panel of FIG. 1. Referring to FIG. 3, a unit frame is divided into eight sub-fields SF1, ..., SF8 to realize time division gray scale display. Further, each sub-field SF1, ..., SF8 is divided into address periods A1, ..., A8 and display sustain periods S1, ..., S8.

각 어드레스 주기(A1, ..., A8)에서는, 어드레스 전극 라인들(도 1의 AR1, AG1, ..., AGm, ABm)에 표시 데이터 신호가 인가됨과 동시에 각 Y 전극 라인(Y1, ..., Yn)에 상응하는 주사 펄스가 순차적으로 인가된다. 이에 따라 주사 펄스가 인가되는 동안에 높은 레벨의 표시 데이터 신호가 인가되면 상응하는 방전셀에서 어드레스 방전에 의하여 벽전하들이 형성되며, 그렇지 않은 방전셀에서는 벽전하들이 형성되지 않는다.In each address period A1, ..., A8, a display data signal is applied to the address electrode lines (A R1 , A G1 , ..., A Gm , A Bm in FIG. 1) and each Y electrode line Scan pulses corresponding to (Y 1 , ..., Y n ) are applied sequentially. Accordingly, when a high level display data signal is applied while the scan pulse is applied, wall charges are formed by the address discharge in the corresponding discharge cell, and wall charges are not formed in the discharge cell that is not.

각 디스플레이 유지 주기(S1, ..., S8)에서는, 모든 Y 전극 라인들(Y1, ..., Yn)과 모든 X 전극 라인들(X1, ..., Xn)에 디스플레이 방전용 펄스가 교호하게 인가되어, 상응하는 어드레스 주기(A1, ..., A6)에서 벽전하들이 형성된 방전셀들에서표시 방전을 일으킨다. 따라서 플라즈마 디스플레이 패널의 휘도는 단위 프레임에서 차지하는 디스플레이 유지 주기(S1, ..., S8)의 길이에 비례한다. 단위 프레임에서 차지하는 디스플레이 유지 주기(S1, ..., S8)의 길이는 255T(T는 단위 시간)이다. 따라서 단위 프레임에서 한 번도 표시되지 않은 경우를 포함하여 256 계조로써 표시할 수 있다.In each display holding period S1, ..., S8, the display is displayed on all Y electrode lines Y 1 , ..., Y n and all X electrode lines X 1 , ..., X n . The discharge pulses are alternately applied to cause display discharge in discharge cells in which wall charges are formed in corresponding address periods A1, ..., A6. Therefore, the luminance of the plasma display panel is proportional to the length of the display sustain periods S1,..., S8 occupying a unit frame. The length of the display holding periods S1, ..., S8 occupying a unit frame is 255T (T is unit time). Therefore, it can be displayed in 256 gray scales, even if it is not displayed once in a unit frame.

여기서, 제1 서브-필드(SF1)의 디스플레이 유지 주기(S1)에는 20에 상응하는 시간(1T)이, 제2 서브-필드(SF2)의 디스플레이 유지 주기(S2)에는 21에 상응하는 시간(2T)이, 제3 서브-필드(SF3)의 디스플레이 유지 주기(S3)에는 22에 상응하는 시간(4T)이, 제4 서브-필드(SF4)의 디스플레이 유지 주기(S4)에는 23에 상응하는 시간(8T)이, 제5 서브-필드(SF5)의 디스플레이 유지 주기(S5)에는 24에 상응하는 시간(16T)이, 제6 서브-필드(SF6)의 디스플레이 유지 주기(S6)에는 25에 상응하는 시간(32T)이, 제7 서브-필드(SF7)의 디스플레이 유지 주기(S7)에는 26에 상응하는 시간(64T)이, 그리고 제8 서브-필드(SF8)의 디스플레이 유지 주기(S8)에는 27에 상응하는 시간(128T)이 각각 설정된다.Here, the time 1T corresponding to 2 0 in the display holding period S1 of the first sub-field SF1 corresponds to 2 1 in the display holding period S2 of the second sub-field SF2. Time 2T corresponds to 2 2 in the display holding period S3 of the third sub-field SF3, and 2 in the display holding period S4 of the fourth sub-field SF4. The time 8T corresponding to 3 corresponds to the time 16T corresponding to 2 4 in the display sustain period S5 of the fifth sub-field SF5 and the display sustain period of the sixth sub-field SF6 S6) has a time 32T corresponding to 2 5 , a display holding period S7 of the seventh sub-field SF7 has a time 64T corresponding to 2 6 , and an eighth sub-field SF8. In the display holding period (S8) of, time 128T corresponding to 2 7 is set.

이에 따라, 8 개의 서브-필드들중에서 표시될 서브-필드를 적절히 선택하면, 어느 서브-필드에서도 표시되지 않는 0(영) 계조를 포함하여 모두 256 계조의 표시가 수행될 수 있음을 알 수 있다.Accordingly, when the sub-field to be displayed among the 8 sub-fields is appropriately selected, it can be seen that display of 256 gray levels can be performed including all zero (zero) gray levels that are not displayed in any of the sub-fields. .

위와 같은 어드레스-디스플레이 분리 구동 방법에 의하면, 단위 프레임에서 각 서브-필드(SF1, ..., SF8)의 시간 영역이 분리되어 있으므로, 각 서브-필드(SF1, ..., SF8)에서 어드레스 주기와 표시 주기의 시간 영역도 서로 분리되어 있다. 따라서, 어드레스 주기에서 각 XY 전극 라인쌍이 자신의 어드레싱이 수행된 후에 다른 XY 전극 라인쌍들이 모두 어드레싱될 때까지 기다려야 한다. 결국 각 서브-필드에 대하여 어드레스 주기가 차지하는 시간이 길어져 표시 주기가 상대적으로 짧아지므로, 플라즈마 디스플레이 패널로부터 출사되는 빛의 휘도가 상대적으로 낮아지는 문제점이 있다. 이러한 문제점을 개선하기 위하여 알려진 방법이 도 4에 도시된 바와 같은 어드레스-디스플레이 동시(Address-While-Display) 구동 방법이다.According to the address-display separation driving method as described above, since the time domain of each sub-field SF1, ..., SF8 is separated in a unit frame, the address is displayed in each sub-field SF1, ..., SF8. The time domains of the period and the display period are also separated from each other. Therefore, in the address period, after each XY electrode line pair has been addressed, it has to wait until all other XY electrode line pairs are addressed. As a result, the time period occupied by the address period for each sub-field becomes longer and the display period becomes relatively short. Therefore, the luminance of light emitted from the plasma display panel is relatively low. In order to remedy this problem, a known method is an Address-While-Display driving method as shown in FIG.

도 4는 도 1의 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 동시(Address-While-Display) 구동 방법을 보여준다. 도 4를 참조하면, 단위 프레임은 시분할 계조 표시를 위하여 8 개의 서브-필드들(SF1, ..., SF8)로 구분된다. 여기서, 각 단위 서브-필드는 구동되는 Y 전극 라인들(Y1, ..., Yn)을 기준으로 서로 중첩되어 단위 프레임을 구성한다. 따라서, 모든 시점에서 모든 서브-필드들(SF1, ..., SF8)이 존재하므로, 각 어드레스 단계의 수행을 위하여 각 디스플레이 방전용 펄스 사이에 어드레스용 시간 슬롯이 설정된다.FIG. 4 shows a conventional Address-While-Display driving method for the Y electrode lines of the plasma display panel of FIG. 1. Referring to FIG. 4, a unit frame is divided into eight sub-fields SF 1 , SF 8 for time division gray scale display. Here, each unit sub-field overlaps each other based on the driven Y electrode lines Y 1 ,..., Y n to form a unit frame. Therefore, since all sub-fields SF 1 ,..., SF 8 are present at all time points, an address time slot is set between each display discharge pulse for performing each address step.

각 서브-필드에서는 리셋, 어드레스 및 디스플레이 유지 단계들이 수행되고, 각 서브-필드에 할당되는 시간은 계조에 상응하는 디스플레이 방전 시간에 의하여결정된다. 예를 들어, 8 비트 영상 데이터로써 프레임 단위로 256 계조를 표시하는 경우에 단위 프레임(일반적으로 1/60초)이 255 단위 시간으로 이루어진다면, 최하위 비트(Least Significant Bit)의 영상 데이터에 따라 구동되는 제1 서브-필드(SF1)는 1(20) 단위 시간, 제2 서브-필드(SF2)는 2(21) 단위 시간, 제3 서브-필드(SF3)는 4(22) 단위 시간, 제4 서브-필드(SF4)는 8(23) 단위 시간, 제5 서브-필드(SF5)는 16(24) 단위 시간, 제6 서브-필드(SF6)는 32(25) 단위 시간, 제7 서브-필드(SF7)는 64(26) 단위 시간, 그리고 최상위 비트(Most Significant Bit)의 영상 데이터에 따라 구동되는 제8 서브-필드(SF8)는 128(27) 단위 시간을 각각 가진다. 즉, 각 서브-필드들에 할당된 단위 시간들의 합은 255 단위 시간이므로, 255 계조 표시가 가능하며, 여기에 어느 서브-필드에서도 디스플레이 방전이 되지 않는 계조를 포함하면 256 계조 표시가 가능하다.Reset, address and display holding steps are performed in each sub-field, and the time allocated to each sub-field is determined by the display discharge time corresponding to the gradation. For example, in the case of displaying 256 gray levels in frame units as 8-bit image data, if a unit frame (typically 1/60 second) is composed of 255 units of time, driving is performed according to the image data of the least significant bit. The first sub-field SF 1 is 1 (2 0 ) unit time, the second sub-field SF 2 is 2 (2 1 ) unit time, and the third sub-field SF 3 is 4 (2). 2 ) unit time, the fourth sub-field SF 4 is 8 (2 3 ) unit time, the fifth sub-field SF 5 is 16 (2 4 ) unit time, and the sixth sub-field SF 6 Is the 32 (2 5 ) unit time, the seventh sub-field SF 7 is the 64 (2 6 ) unit time, and the eighth sub-field SF 8 driven according to the image data of the most significant bit. ) Has 128 (2 7 ) unit hours each. That is, since the sum of the unit times allocated to each sub-field is 255 unit time, 255 gray scale display is possible, and when the gray level in which no display discharge is performed in any sub-field is included, 256 gray scale display is possible.

도 5는 도 1의 플라즈마 디스플레이 패널(1)의 통상적인 구동 장치를 보여준다.FIG. 5 shows a typical driving device of the plasma display panel 1 of FIG. 1.

도 5를 참조하면, 플라즈마 디스플레이 패널(1)의 통상적인 구동 장치는 영상 처리부(66), 제어부(62), 어드레스 구동부(63), X 구동부(64) 및 Y 구동부(65)를 포함한다. 영상 처리부(66)는 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호 예를 들어, 각각 8 비트의 적색(R), 녹색(G) 및 청색(B) 영상데이터, 클럭 신호, 수직 및 수평 동기 신호들을 발생시킨다. 제어부(62)는 영상 처리부(66)로부터의 내부 영상 신호에 따라 구동 제어 신호들(SA, SY, SX)을 발생시킨다. 어드레스 구동부(63)는, 제어부(62)로부터의 구동 제어 신호들(SA, SY, SX)중에서 어드레스 신호(SA)를 처리하여 표시 데이터 신호를 발생시키고, 발생된 표시 데이터 신호를 어드레스 전극 라인들(도 1의 AR1, AG1, ..., AGm, ABm)에 인가한다. X 구동부(64)는 제어부(62)로부터의 구동 제어 신호들(SA, SY, SX)중에서 X 구동 제어 신호(SX)를 처리하여 X 전극 라인들에 인가한다. Y 구동부(65)는 제어부(62)로부터의 구동 제어 신호들(SA, SY, SX)중에서 Y 구동 제어 신호(SY)를 처리하여 Y 전극 라인들에 인가한다.Referring to FIG. 5, a typical driving device of the plasma display panel 1 includes an image processor 66, a controller 62, an address driver 63, an X driver 64, and a Y driver 65. The image processing unit 66 converts an external analog image signal into a digital signal to convert an internal image signal, for example, 8 bits of red (R), green (G), and blue (B) image data, a clock signal, vertical and horizontal, respectively. Generate sync signals. The controller 62 generates driving control signals S A , S Y , and S X according to an internal image signal from the image processor 66. The address driver 63 processes the address signal S A among the drive control signals S A , S Y , and S X from the controller 62 to generate a display data signal, and generates the generated display data signal. It is applied to the address electrode lines (A R1 , A G1 ,..., A Gm , A Bm in FIG. 1). The X driving unit 64 processes the X driving control signal S X among the driving control signals S A , S Y , and S X from the control unit 62, and applies the X driving control signal S X to the X electrode lines. The Y driver 65 processes the Y driving control signal S Y among the driving control signals S A , S Y , and S X from the controller 62 and applies the Y driving control signal S Y to the Y electrode lines.

도 6은 도 5의 장치의 어드레스 구동부(63)에 포함된 통상적인 전력 회생 회로(63b)를 보여준다. 도 1, 5 및 6을 참조하면, 어드레스 구동 회로(63)는, 제어부(62)로부터의 구동 제어 신호들(SA, SY, SX)중에서 어드레스 신호(SA)를 처리하여 표시 데이터 신호(SAR1, SAG1, ..., SAGm, SABm)를 발생시키고, 발생된 표시 데이터 신호를 어드레스 전극 라인들(AR1, AG1, ..., AGm, ABm)에 인가한다. 이 어드레스 구동 회로(63)의 전원 전압(Va) 즉, 선택된 어드레스 전극 라인들에 인가될 선택 어드레스 전압은 전력 회생 회로(63b)의 동작에 의하여 제어된다. 그 이유는, 표시 데이터 신호(SAR1, SAG1, ..., SAGm, SABm)의 인가가 종료되는 시간에서 플라즈마 디스플레이 패널(1)의 디스플레이 셀들에 불필요하게 남아 있는 전하들을 수집하고, 표시 데이터 신호(SAR1, SAG1, ..., SAGm, SABm)의 인가가 시작되는 시간에서 상기 수집된 전하들을 디스플레이 셀들에 인가하기 위함이다. 통상적인 전력 회생 회로(63b)에서 공진 코일(LPR)의 인덕턴스는 플라즈마 디스플레이 패널(1)의 평균 동작 캐페시턴스에 대하여 공진을 수행할 수 있도록 설정된다.FIG. 6 shows a typical power regenerative circuit 63b included in the address driver 63 of the apparatus of FIG. 5. 1, 5 and 6, the address driving circuit 63 processes the address signal S A among the driving control signals S A , S Y , and S X from the controller 62 to display data. Generating signals S AR1 , S AG1 , ..., S AGm , S ABm , and generating the generated display data signal to the address electrode lines A R1 , A G1 , ..., A Gm , A Bm Is authorized. The power supply voltage Va of the address driving circuit 63, that is, the selected address voltage to be applied to the selected address electrode lines is controlled by the operation of the power regenerative circuit 63b. The reason is that unnecessary charges are collected in the display cells of the plasma display panel 1 at the time when the application of the display data signals S AR1 , S AG1 , ..., S AGm , S ABm ends. This is to apply the collected charges to the display cells at the time when the application of the display data signal S AR1 , S AG1 , ..., S AGm , S ABm starts. In the normal power regenerative circuit 63b, the inductance of the resonant coil L PR is set to perform resonance with respect to the average operating capacitance of the plasma display panel 1.

도 7은 도 5의 장치의 어드레스 구동부(63)에 포함된 통상적인 어드레스 구동 회로(도 6의 63a)를 보여준다. 도 8은 도 6의 통상적인 전력 회생 회로(63b)의 출력 신호(SVPP) 및 선택된 어드레스 전극 라인들에 인가되는 구동 신호(SSEL)와의 관계를 보여준다.FIG. 7 shows a typical address driver circuit (63a in FIG. 6) included in the address driver 63 of the apparatus of FIG. Figure 8 shows the relationship between the drive signal (S SEL) is applied to the output signals (S VPP) and the selected address electrode lines of the conventional power recovery circuit (63b) of FIG.

도 6 내지 8을 참조하여, 통상적인 전력 회생 회로(63b)의 동작을 단계적으로 설명하면 다음과 같다.6 to 8, operation of the conventional power regenerative circuit 63b will be described step by step.

표시 데이터 신호(SAR1, SAG1, ..., SAGm, SABm)의 인가가 종료되는 시점(t4)에 있어서, 어드레스 구동 회로(63a)에서는 모든 트랜지스터들(FR1L, FR1U, ..., FBmL, FBmU)이 턴 오프(turn off)되고, 전력 회생 회로(63b)에서는 제2 스위치(S2)만이 턴 온(turn on)된다. 이에 의하여, 플라즈마 디스플레이 패널(1)의 디스플레이 셀들에 불필요하게 남아 있는 전하들이 어드레스 구동 회로(63a)의 상부 트랜지스터들(FR1U, ..., FBmU)의 내부 다이오드들, 전원 전압 단자(VPP), 전력 회생 회로(63b)의 공진 코일(LPR) 및 제2 스위치(S2)를 통하여 충방전용 캐페시터(CPR)에수집된다. 이 동작은, 전력 회생 회로(63b)의 출력 신호(SVPP) 및 선택된 어드레스 전극 라인들에 인가되는 구동 신호(SSEL)의 전압이 접지 전압(VG)이 될 때까지 진행된다. 여기서, 충방전용 캐페시터(CPR)의 만충전 전압은 선택 어드레스 전압(Va)의 절반이지만, 공진 코일(LPR)의 작용으로 인하여 전력 회생 회로(63b)의 출력 신호(SVPP) 및 선택된 어드레스 전극 라인들에 인가되는 구동 신호(SSEL)의 전압이 접지 전압(VG)까지 저하될 수 있다. 여기서, 플라즈마 디스플레이 패널(1)의 디스플레이 셀들에 불필요하게 남아 있는 전하들이 어드레스 구동 회로(63a)의 상부 트랜지스터들(FR1U, ..., FBmU)의 내부 다이오드들 및 공진 코일(LPR)을 통하여 이동하므로, 전력 회생 회로(63b)의 출력 신호(SVPP) 및 선택된 어드레스 전극 라인들에 인가되는 구동 신호(SSEL)의 전압이 접지 전압(VG)까지 저하되는 시간(t4 ~ t6)이 상대적으로 길다.At the time point t4 when the application of the display data signals S AR1 , S AG1 , ..., S AGm , S ABm ends, all the transistors F R1L , F R1U ,. ..., F BmL , F BmU ) is turned off, and only the second switch S2 is turned on in the power regenerative circuit 63b. Accordingly, charges remaining unnecessarily in the display cells of the plasma display panel 1 are internal diodes of the upper transistors F R1U ,..., F BmU of the address driving circuit 63a, and the power supply voltage terminal V. FIG . PP ), the resonant coil L PR of the power regenerative circuit 63b, and the second switch S2 are collected by the capacitor C PR for charge and discharge. This operation is the voltage of the drive signal (S SEL) is applied to the output signals (S VPP) and the selected address electrode lines of the power recovery circuit (63b) proceeds until a ground voltage (V G). Here, the full charge voltage of the charging / discharging capacitor C PR is half of the selection address voltage Va, but the output signal SVVPP and the selected address of the power regenerative circuit 63b due to the action of the resonance coil L PR . The voltage of the driving signal S SEL applied to the electrode lines may be lowered to the ground voltage V G. Here, charges remaining unnecessarily in the display cells of the plasma display panel 1 are internal diodes of the upper transistors F R1U ,..., F BmU of the address driving circuit 63a and the resonant coil L PR . time the voltage of the output signal (s VPP) and a drive signal (s SEL) is applied to selected address electrode lines, a power regeneration circuit (63b), so go through to be lowered to the ground voltage (V G) (t4 ~ t6 ) Is relatively long.

다음에, 전력 회생 회로(63b)의 출력 신호(SVPP) 및 선택된 어드레스 전극 라인들에 인가되는 구동 신호(SSEL)의 전압이 접지 전압(VG)까지 저하되는 시점(t6)으로부터 소정의 시점(다음 펄스 주기에서의 t1)까지의 시간(t6 ~ 다음 펄스 주기에서의 t1)에서, 어드레스 구동 회로(63a)의 모든 상부 트랜지스터들(FR1U, ..., FBmU)이 턴 온(turn on)되고 전력 회생 회로(63b)의 제4 스위치(S2)만이 턴 온(turnon)된다. 이에 따라, 전력 회생 회로(63b)의 출력 신호(SVPP) 및 선택된 어드레스 전극 라인들에 인가되는 구동 신호(SSEL)의 전압이 접지 전압(VG)으로서 유지된다.Given from the next on, the power regeneration circuit (63b) the output signal (S VPP) and the time (t6) that the voltage is lowered to the ground voltage (V G) of the driving signal (S SEL) is applied to selected address electrode lines of the At the time t6 to t1 in the next pulse period, all the upper transistors F R1U ,..., F BmU of the address driving circuit 63a are turned on (at time t1 in the next pulse period). It is turned on and only the fourth switch S2 of the power regenerative circuit 63b is turned on. Accordingly, the voltage of the output signal S VPP of the power regenerative circuit 63b and the drive signal S SEL applied to the selected address electrode lines are maintained as the ground voltage V G.

다음에, 표시 데이터 신호(SAR1, SAG1, ..., SAGm, SABm)의 인가가 시작되는 시점(t1)으로부터, 전력 회생 회로(63b)의 출력 신호(SVPP) 및 선택된 어드레스 전극 라인들에 인가되는 구동 신호(SSEL)의 전압이 선택 어드레스 전압(Va)까지 상승되는 시점(t3)까지의 시간(t1 ~ t3)에 있어서, 어드레스 구동 회로(63a)의 선택된 상부 트랜지스터들(FR1U, ..., FBmU)이 턴 온(turn on)되고 전력 회생 회로(63b)의 제1 스위치(S1)만이 턴 온(turn on)된다. 이에 따라, 충방전용 캐페시터(CPR)에 수집되었던 전하들이 제1 스위치(S1), 공진 코일(LPR) 및 어드레스 구동 회로(63a)의 전원 전압 단자(VPP)를 통하여 플라즈마 디스플레이 패널(1)의 선택된 디스플레이 셀들에 인가된다. 여기서, 충방전용 캐페시터(CPR)의 만충전 전압은 선택 어드레스 전압(Va)의 절반이지만, 공진 코일(LPR)의 작용으로 인하여 전력 회생 회로(63b)의 출력 신호(SVPP) 및 선택된 어드레스 전극 라인들에 인가되는 구동 신호(SSEL)의 전압이 선택 어드레스 전압(Va)까지 상승될 수 있다.Next, from the time point t1 at which the application of the display data signals S AR1 , S AG1 , ..., S AGm , S ABm starts, the output signal S VPP and the selected address of the power regenerative circuit 63b are selected. Selected upper transistors of the address driving circuit 63a at a time t1 to t3 until the time t3 at which the voltage of the driving signal S SEL applied to the electrode lines rises to the selection address voltage Va. F R1U ,..., F BmU are turned on and only the first switch S1 of the power regenerative circuit 63b is turned on. Accordingly, the charges collected in the charge / discharge capacitor C PR are transferred to the plasma display panel 1 through the first switch S1, the resonant coil L PR , and the power supply voltage terminal V PP of the address driving circuit 63a. Is applied to selected display cells. Here, the full charge voltage of the charging / discharging capacitor C PR is half of the selection address voltage Va, but the output signal SVVPP and the selected address of the power regenerative circuit 63b due to the action of the resonance coil L PR . The voltage of the driving signal S SEL applied to the electrode lines may increase to the selection address voltage Va.

그리고, 전력 회생 회로(63b)의 출력 신호(SVPP) 및 선택된 어드레스 전극 라인들에 인가되는 구동 신호(SSEL)의 전압이 선택 어드레스 전압(Va)까지 상승되는 시점(t3)으로부터 표시 데이터 신호(SAR1, SAG1, ..., SAGm, SABm)의 인가가 종료되는 시점(t4)까지의 시간(t3 ~ t4)에서, 어드레스 구동 회로(63a)의 선택된 상부 트랜지스터들(FR1U, ..., FBmU)이 턴 온(turn on)된 상태를 유지하고, 전력 회생 회로(63b)의 제3 스위치(S3)만이 턴 온(turn on)된다. 이에 따라, 전력 회생 회로(63b)의 출력 신호(SVPP) 및 선택된 어드레스 전극 라인들에 인가되는 구동 신호(SSEL)의 전압이 선택 어드레스 전압(Va)으로서 유지된다.Then, the power regeneration circuit (63b) the output signal (S VPP) and the selected address electrode lines of the drive signal (S SEL) voltage is selected display from the address voltage (Va) time point (t3) is raised to the data signals applied to the The selected upper transistors F R1U of the address driving circuit 63a at a time t3 to t4 until the time t4 when the application of (S AR1 , S AG1 ,... S AGm , S ABm ) ends. , ..., F BmU is kept on, and only the third switch S3 of the power regenerative circuit 63b is turned on. Accordingly, the voltage of the power recovery circuit output signal (S VPP) and a drive signal (S SEL) is applied to selected address electrode lines (63b) is held as a selected address voltage (Va).

따라서, 상기 통상적인 전력 회생 회로(도 6의 63b)에 의하면, 전력 회생 회로(63b)의 출력 신호(SVPP) 및 선택된 어드레스 전극 라인들에 인가되는 구동 신호(SSEL)의 전압이 선택 어드레스 전압(Va)과 접지 전압(VG) 사이에서 전환되는 시간 전부에서 전력 회생 동작이 이루어진다.Thus, the conventional electric power according to the regeneration circuit (63b in FIG. 6), the power recovery circuit is selected, the address voltage of the output signal drive signal (S SEL) is applied to (S VPP) and the selected address electrode lines (63b) The power regeneration operation is performed at all times of switching between the voltage Va and the ground voltage V G.

한편, 도 9a 내지 9b를 참조하여 아래에서 자세히 설명되는 바와 같이, 전력 회생 동작이 수행되는 경우의 어드레싱 전력은, 선택된 디스플레이 셀들의 개수의 총합, 및 선택된 디스플레이 셀들 각각에 대하여 선택되지 않은 인접 디스플레이 셀들의 개수의 총합에 비례한다.Meanwhile, as described in detail below with reference to FIGS. 9A to 9B, the addressing power when the power regeneration operation is performed includes a sum of the number of selected display cells and an adjacent display cell not selected for each of the selected display cells. It is proportional to the sum of the number of them.

도 9a는 전력 회생 동작과 함께 적색의 발광이 구현된 경우, 소비 전력을 결정하는 캐페시턴스를 보여준다. 도 9a를 참조하면, 제1 XY 전극 라인쌍(X1Y1)에 대하여 2 개의 어드레스 전극 라인들(AR1, AR2)에 의한 2 개의 디스플레이 셀들이 턴 온(turn on)된다. 이에 따라, 2 개의 어드레스 전극 라인들(AR1, AR2)과 제1 XY 전극라인쌍(X1Y1) 사이에서 소비 전력에 작용하는 2 개의 캐페시턴스들 2CX가 발생됨을 알 수 있다. 또한, 턴 온(turn on)될 디스플레이 셀들에 있어서, 제1 적색 어드레스 전극 라인(AR1)의 우측으로 소비 전력에 작용하는 1 개의 캐페시턴스 Ca가 발생되고, 제2 적색 어드레스 전극 라인(AR2)의 양측으로 소비 전력에 작용하는 2 개의 캐페시턴스들 2Ca가 발생된다. 즉, 턴 온(turn on)될 디스플레이 셀들 각각에 대하여 턴 오프(turn off)될 인접 디스플레이 셀들이 3 개임을 알 수 있다.9A shows a capacitance for determining power consumption when red light emission is implemented together with a power regeneration operation. Referring to FIG. 9A, two display cells are turned on by two address electrode lines A R1 and A R2 with respect to the first XY electrode line pair X 1 Y 1 . Accordingly, it can be seen that two capacitances 2C X , which act on power consumption, are generated between the two address electrode lines A R1 and A R2 and the first XY electrode line pair X 1 Y 1 . . In addition, in the display cells to be turned on, one capacitance C a which acts on the power consumption to the right of the first red address electrode line A R1 is generated, and the second red address electrode line ( On both sides of A R2 ) two capacitances 2C a are generated which act on the power consumption. That is, it can be seen that there are three adjacent display cells to be turned off for each of the display cells to be turned on.

도 9b는 전력 회생 동작과 함께 자홍색(magenta)의 발광이 구현된 경우, 소비 전력을 결정하는 캐페시턴스를 보여준다. 도 9b를 참조하면, 제1 XY 전극 라인쌍(X1Y1)에 대하여 4 개의 어드레스 전극 라인들(AR1, AB1, AR2, AB2)에 의한 4 개의 디스플레이 셀들이 턴 온(turn on)된다. 이에 따라, 4 개의 어드레스 전극 라인들(AR1, AB1, AR2, AB2)과 제1 XY 전극 라인쌍(X1Y1) 사이에서 소비 전력에 작용하는 4 개의 캐페시턴스들 4CX가 발생됨을 알 수 있다. 또한, 턴 온(turn on)될 디스플레이 셀들에 있어서, 제1 적색 어드레스 전극 라인(AR1)의 오른쪽으로 소비 전력에 작용하는 1 개의 캐페시턴스 Ca가 발생되고, 제1 청색 어드레스 전극 라인(AB1)의 왼쪽으로 소비 전력에 작용하는 1 개의 캐페시턴스 Ca가 발생되며, 제2 적색 어드레스 전극 라인(AR2)의 오른쪽으로 소비 전력에 작용하는 1 개의 캐페시턴스 Ca가 발생되고, 제2 청색 어드레스 전극 라인(AB2)의 왼쪽으로 소비 전력에 작용하는 1 개의캐페시턴스 Ca가 발생된다. 즉, 턴 온(turn on)될 디스플레이 셀들 각각에 대하여 턴 오프(turn off)될 인접 디스플레이 셀들이 4 개임을 알 수 있다.9B shows a capacitance for determining power consumption when magenta light emission is implemented together with a power regeneration operation. Referring to FIG. 9B, four display cells are turned on by four address electrode lines A R1 , A B1 , A R2 , and A B2 with respect to the first XY electrode line pair X 1 Y 1 . on) Accordingly, four capacitances 4C X acting on the power consumption between the four address electrode lines A R1 , A B1 , A R2 , and A B2 and the first XY electrode line pair X 1 Y 1 . It can be seen that is generated. In addition, in the display cells to be turned on, one capacitance C a is generated to the right of the first red address electrode line A R1 to act on the power consumption, and the first blue address electrode line ( To the left of A B1 ) one capacitance C a is generated, which acts on the power consumption, and to the right of the second red address electrode line A R2 , one capacitance C a is generated, which acts to the power consumption. To the left of the second blue address electrode line A B2 , one capacitance C a is generated, which acts on the power consumption. That is, it can be seen that there are four adjacent display cells to be turned off for each of the display cells to be turned on.

도 9c는 전력 회생 동작과 함께 소비 전력을 결정하는 캐페시턴스를 보여준다. 도 9c를 참조하면, 제1 XY 전극 라인쌍(X1Y1)에 대하여 6 개의 어드레스 전극 라인들(AR1, ..., AB2)에 의한 6 개의 디스플레이 셀들이 턴 온(turn on)된다. 이에 따라, 6 개의 어드레스 전극 라인들(AR1, ..., AB2)과 제1 XY 전극 라인쌍(X1Y1) 사이에서 소비 전력에 작용하는 6 개의 캐페시턴스들 6CX가 발생됨을 알 수 있다. 또한, 턴 온(turn on)될 디스플레이 셀들 각각에 대하여 턴 오프(turn off)될 인접 디스플레이 셀들이 존재하지 않음을 알 수 있다.9C shows the capacitance that determines the power consumption with the power regenerative operation. Referring to FIG. 9C, six display cells by six address electrode lines A R1 ,..., And A B2 are turned on with respect to the first XY electrode line pair X 1 Y 1 . do. Accordingly, six capacitances 6C X , which act on power consumption, are generated between the six address electrode lines A R1 ,..., A B2 and the first XY electrode line pair X 1 Y 1 . It can be seen. It can also be seen that there are no adjacent display cells to be turned off for each of the display cells to be turned on.

위에서 도 9a 내지 9c를 참조하여 설명된 바와 같이, 전력 회생 동작이 수행되는 경우의 어드레싱 전력은 선택된 디스플레이 셀들의 개수의 총합, 및 선택된 디스플레이 셀들 각각에 대하여 선택되지 않은 인접 디스플레이 셀들의 개수의 총합에 비례한다. 즉, 상기 전력 회생 동작은 표시 데이터 신호(SAR1, SAG1, ..., SAGm, SABm)의 인가 주기마다 수행되어야 하므로, 어드레싱 전력은, 각각의 어드레스 전극 라인에서 인접 디스플레이 셀들 사이의 데이터 변화량과 무관하게 어드레싱 전력이 소비된다. 따라서, 연속적인 전력 회생 동작으로 인한 어드레싱 전력은 상기 데이터 변화량이 적은 경우에 더욱 불필요하게 소비되어 오히려 전력 회생 동작을 하지 않은 경우보다 커진다.As described above with reference to FIGS. 9A-9C, the addressing power when the power regeneration operation is performed is based on the sum of the number of selected display cells and the sum of the number of adjacent display cells not selected for each of the selected display cells. Proportional. That is, since the power regeneration operation should be performed at every application period of the display data signals S AR1 , S AG1 , ..., S AGm , S ABm , addressing power is determined between the adjacent display cells at each address electrode line. Addressing power is consumed regardless of the amount of data change. Therefore, the addressing power due to the continuous power regenerative operation is more unnecessarily consumed when the amount of data change is small, and is larger than when the power regenerative operation is not performed.

이와 관련하여, 상기 통상적인 전력 회생 회로(도 6의 63b)에 의하면, 선택된 어드레스 전극 라인들에 인가되는 구동 신호(SSEL)의 전압이 선택 어드레스 전압(Va)과 접지 전압(VG) 사이에서 전환되는 시간 전부에서 전력 회생 동작이 이루어진다. 이를 위하여 다음과 같은 문제점들이 수반된다.In this regard, according to the conventional power regenerative circuit 63B of FIG. 6, the voltage of the driving signal S SEL applied to the selected address electrode lines is between the selection address voltage Va and the ground voltage V G. The power regenerative operation takes place at all times of switching. To this end, the following problems are involved.

첫째, 표시 데이터 신호(SAR1, SAG1, ..., SAGm, SABm)의 인가 주기마다 4 단계들의 스위칭 동작이 필요하므로, 스위칭 횟수에 따른 어드레싱 전력이 높아지고, 적어도 4 개의 스위칭 소자들이 필요하다.First, since four steps of switching operations are required for each application period of the display data signal S AR1 , S AG1 , ..., S AGm , S ABm , the addressing power increases according to the number of switching, and at least four switching elements need.

둘째, 선택된 어드레스 전극 라인들에 인가되는 표시 데이터 신호(SSEL)의 전압이 접지 전압(VG)과 선택 어드레스 전압(Va) 사이에서 상승 및 하강하는 시간이 길다. 이에 따라, 어드레싱 속도가 낮고, 어드레싱 전력이 높다.Second, the time for which the voltage of the display data signal S SEL applied to the selected address electrode lines rises and falls between the ground voltage V G and the selected address voltage Va is long. As a result, the addressing speed is low and the addressing power is high.

본 발명의 목적은, 어드레싱 속도를 높이고, 어드레싱 전력을 낮추며, 스위칭 소자들의 개수를 줄일 수 있는 플라즈마 디스플레이 패널의 전력 회생 회로를 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a power regenerative circuit of a plasma display panel capable of increasing addressing speed, lowering addressing power, and reducing the number of switching elements.

도 1은 통상적인 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 구조를 보여주는 내부 사시도이다.1 is a perspective view showing an internal structure of a conventional three-electrode surface discharge plasma display panel.

도 2는 도 1의 패널의 한 디스플레이 셀의 예를 보여주는 단면도이다.FIG. 2 is a cross-sectional view illustrating an example of one display cell of the panel of FIG. 1.

도 3은 도 1의 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리(Address-Display Separation) 구동 방법을 보여주는 타이밍도이다.FIG. 3 is a timing diagram illustrating a conventional address-display separation driving method for Y electrode lines of the plasma display panel of FIG. 1.

도 4는 도 1의 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 동시(Address-While-Display) 구동 방법을 보여주는 타이밍도이다.4 is a timing diagram illustrating a conventional Address-While-Display driving method for the Y electrode lines of the plasma display panel of FIG. 1.

도 5는 도 1의 플라즈마 디스플레이 패널의 통상적인 구동 장치를 보여주는 블록도이다.FIG. 5 is a block diagram illustrating a conventional driving device of the plasma display panel of FIG. 1.

도 6은 도 5의 장치의 어드레스 구동부에 포함된 통상적인 전력 회생(recovery) 회로를 보여주는 도면이다.FIG. 6 is a diagram illustrating a typical power recovery circuit included in the address driver of the apparatus of FIG. 5.

도 7은 도 5의 장치의 어드레스 구동부에 포함된 통상적인 어드레스 구동 회로를 보여주는 도면이다.FIG. 7 is a diagram illustrating a conventional address driver circuit included in an address driver of the apparatus of FIG. 5.

도 8은 도 6의 통상적인 전력 회생 회로의 출력 신호 및 선택된 어드레스 전극 라인들에 인가되는 구동 신호와의 관계를 보여주는 타이밍도이다.FIG. 8 is a timing diagram illustrating a relationship between an output signal of the conventional power regenerative circuit of FIG. 6 and a driving signal applied to selected address electrode lines.

도 9a는 전력 회생 동작과 함께 적색의 발광이 구현된 경우, 소비 전력을 결정하는 캐페시턴스를 보여주는 도면이다.FIG. 9A illustrates a capacitance for determining power consumption when red light emission is implemented together with a power regeneration operation. FIG.

도 9b는 전력 회생 동작과 함께 자홍색(magenta)의 발광이 구현된 경우, 소비 전력을 결정하는 캐페시턴스를 보여주는 도면이다.FIG. 9B is a diagram illustrating a capacitance for determining power consumption when magenta light emission is implemented together with a power regeneration operation.

도 9c는 전력 회생 동작과 함께 소비 전력을 결정하는 캐페시턴스를 보여주는 도면이다.9C is a diagram illustrating a capacitance for determining power consumption together with a power regeneration operation.

도 10은 본 발명의 일 실시예에 의한 전력 회생 회로를 보여주는 도면이다.10 is a view showing a power regenerative circuit according to an embodiment of the present invention.

도 11a는 도 10의 전력 회생 회로에서 구동 초기의 동작 상태를 보여주는 회로도이다.FIG. 11A is a circuit diagram illustrating an operation state of initial driving in the power regenerative circuit of FIG. 10.

도 11b는 표시 데이터 신호가 어드레스 전극 라인들에 인가되지 않는 시간에서 표시 데이터 신호의 선택 어드레스 전압의 절반 레벨의 바이어스 전압이 어드레스 구동 회로의 전원 전압 단자에 인가되는 상태를 보여주는 회로도이다.FIG. 11B is a circuit diagram illustrating a state in which a bias voltage of half the level of the selection address voltage of the display data signal is applied to the power supply voltage terminal of the address driving circuit at a time when the display data signal is not applied to the address electrode lines.

도 12a는 도 11b의 상태에서 선택 어드레스 전압이 어드레스 구동 회로의 전원 전압 단자에 인가되는 상태를 보여주는 회로도이다.12A is a circuit diagram illustrating a state in which a selection address voltage is applied to a power supply voltage terminal of an address driving circuit in the state of FIG. 11B.

도 12b는 도 12a의 상태에서 어드레스 구동 회로의 전원 전압 단자에 인가되는 선택 어드레스 전압이 그 절반 레벨의 바이어스 전압으로 전환되는 상태를 보여주는 회로도이다.FIG. 12B is a circuit diagram showing a state in which the selection address voltage applied to the power supply voltage terminal of the address driving circuit in the state of FIG. 12A is switched to the bias voltage of the half level thereof.

도 13은 도 10의 본 발명의 전력 회생 회로의 출력 신호, 및 선택된 어드레스 전극 라인들에 인가되는 표시 데이터 신호와의 관계를 보여주는 타이밍도이다.FIG. 13 is a timing diagram showing a relationship between an output signal of the power regenerative circuit of the present invention of FIG. 10 and a display data signal applied to selected address electrode lines.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

1...플라즈마 디스플레이 패널, 10...앞쪽 글라스 기판,1 ... plasma display panel, 10 ... front glass substrate,

11, 15...유전층, 12...보호층,11, 15 dielectric layer, 12 protective layer,

13...뒤쪽 글라스 기판, 14...방전 공간,13 ... back glass substrate, 14 ... discharge space,

16...형광층, 17...격벽,16 fluorescent layers, 17 bulkheads,

X1, ..., Xn...X 전극 라인, Y1, ..., Yn...Y 전극 라인,X 1 , ..., X n ... X electrode line, Y 1 , ..., Y n ... Y electrode line,

AR1, ..., ABm...어드레스 전극 라인, Xna, Yna...투명 전극 라인,A R1 , ..., A Bm ... address electrode line, X na , Y na ... transparent electrode line,

Xnb, Ynb...금속 전극 라인, SF1, ...SF8...서브-필드,X nb , Y nb ... metal electrode line, SF 1 , ... SF 8 ... sub-field,

62...논리 제어부,63..어드레스 구동부,62. Logic control, 63. Address drive,

64...X 구동부,65...Y 구동부,64 ... X drive, 65 ... Y drive,

66...영상 처리부,63a...어드레스 구동 회로,66 image processing unit, 63a address drive circuit,

63b...전력 회생 회로,Va...선택 어드레스 전압.63b ... power regenerative circuit, Va ... optional address voltage.

상기 목적을 이루기 위한 본 발명은, 플라즈마 디스플레이 패널의 어드레스 전극 라인들을 구동하기 위한 어드레스 구동 회로의 전원 전압 단자에 표시 데이터 신호의 선택 어드레스 전압을 인가하면서, 상기 어드레스 전극 라인들로의 표시 데이터 신호의 인가가 종료되는 시간에서 상기 플라즈마 디스플레이 패널의 디스플레이 셀들에 불필요하게 남아 있는 전하들을 전력 회생용 캐페시터에 수집하고, 상기 표시 데이터 신호의 인가가 시작되는 시간에서 상기 전력 회생용 캐페시터에 수집된 전하들을 상기 어드레스 구동 회로의 전원 전압 단자에 인가하는 전력 회생 회로이다. 여기서, 상기 전력 회생용 캐페시터의 만충전 전압이 상기 표시 데이터 신호의 선택 어드레스 전압의 절반이고, 상기 표시 데이터 신호가 상기 어드레스 전극 라인들에 인가되지 않는 시간에서 상기 전력 회생용 캐페시터의 만충전 전압이 상기 어드레스 구동 회로의 전원 전압 단자에 인가된다.According to the present invention for achieving the above object, the display data signal to the address electrode lines of the plasma display panel is applied while applying a selection address voltage of the display data signal to the power supply voltage terminal of the address driving circuit for driving the address electrode lines of the plasma display panel. The charges remaining unnecessarily in the display cells of the plasma display panel are collected in the power regenerative capacitor at the time when the application is terminated, and the charges collected in the power regenerative capacitor are stored in the time when the application of the display data signal is started. The power regenerative circuit is applied to the power supply voltage terminal of the address driving circuit. Here, the full charge voltage of the power regenerative capacitor is half of the selected address voltage of the display data signal, and the full charge voltage of the power regenerative capacitor is increased when the display data signal is not applied to the address electrode lines. It is applied to the power supply voltage terminal of the address driving circuit.

본 발명의 상기 전력 회생 회로에 의하면, 다음과 같은 효과들을 얻을 수 있다.According to the power regenerative circuit of the present invention, the following effects can be obtained.

첫째, 상기 표시 데이터 신호의 인가 주기마다 2 단계들의 스위칭 동작만이 필요하다. 즉, 상기 표시 데이터 신호의 선택 어드레스 전압의 나머지 절반을 상기 전력 회생용 캐페시터에 추가적으로 인가하는 단계와, 상기 나머지 절반의 전압을 상기 전력 회생용 캐페시터로부터 차단하는 단계만이 필요하다. 이에 따라, 어드레싱 전력이 낮아질 수 있고 상기 전력 회생 회로의 스위칭 소자들의 개수도 줄어들 수 있다.First, only two steps of switching operations are required for each application period of the display data signal. That is, only applying the other half of the selection address voltage of the display data signal to the power regenerative capacitor and disconnecting the other half of the voltage from the power regenerative capacitor are necessary. Accordingly, addressing power may be lowered and the number of switching elements of the power regenerative circuit may be reduced.

둘째, 상기 표시 데이터 신호의 인가 시작 시점에 상응하여 나머지 절반의 전압만을 상기 전력 회생용 캐페시터에 추가적으로 인가함에 의하여, 상기 수집된 전하들과 함께 상기 표시 데이터 신호의 선택 어드레스 전압을 상기 어드레스 구동 회로의 전원 전압 단자에 인가할 수 있다. 이에 따라, 선택된 어드레스 전극 라인들에 인가되는 표시 데이터 신호의 전압이 선택 어드레스 전압으로 상승되는 시간이 짧아질 수 있다. 이에 따라, 어드레싱 속도가 높아지고, 어드레싱 전력이 낮아질 수 있다.Second, by applying only the other half of the voltage to the power regenerative capacitor corresponding to the start time of the application of the display data signal, the selected address voltage of the display data signal together with the collected charges is applied to the address driving circuit. It can be applied to the power supply voltage terminal. Accordingly, the time for which the voltage of the display data signal applied to the selected address electrode lines rises to the selected address voltage can be shortened. Accordingly, the addressing speed can be increased and the addressing power can be lowered.

셋째, 상기 표시 데이터 신호의 인가 종료 시점에 동기하여 나머지 절반의 전압을 상기 전력 회생용 캐페시터로부터 차단함에 의하여, 상기 플라즈마 디스플레이 패널의 디스플레이 셀들에 불필요하게 남아 있는 전하들을 전력 회생용 캐페시터에 수집하면서, 선택되었던 어드레스 전극 라인들에 인가되는 표시 데이터 신호의 전압을 상기 선택 어드레스 전압의 절반으로 낮출 수 있다. 다음에, 상기 어드레스 구동 회로의 내부 스위칭 동작으로써 선택된 어드레스 전극 라인들에 인가되는 구동 신호의 전압을 접지 전압으로 낮출 수 있다. 이 내부 스위칭 동작으로 인하여, 선택된 어드레스 전극 라인들에 인가되는 표시 데이터 신호의 전압이 접지 전압으로 하강되는 시간이 짧아질 수 있다. 이에 따라, 어드레싱 속도가 높아지고, 어드레싱 전력이 낮아질 수 있다.Third, by halting the other half of the voltage from the power regenerative capacitor in synchronism with the termination of the application of the display data signal, the charge remaining unnecessarily in the display cells of the plasma display panel is collected in the power regenerative capacitor, The voltage of the display data signal applied to the selected address electrode lines may be lowered to half of the selected address voltage. Next, the voltage of the driving signal applied to the selected address electrode lines by the internal switching operation of the address driving circuit can be lowered to the ground voltage. Due to this internal switching operation, the time for which the voltage of the display data signal applied to the selected address electrode lines falls to the ground voltage can be shortened. Accordingly, the addressing speed can be increased and the addressing power can be lowered.

이하, 본 발명에 따른 실시예들이 상세히 설명된다.Hereinafter, embodiments according to the present invention will be described in detail.

도 10을 참조하면, 본 발명의 일 실시예에 의한 전력 회생 회로(63b)에서는, 표시 데이터 신호(SAR1, SAG1, ..., SAGm, SABm)의 선택 어드레스 전압의 절반(Va/2) 레벨의 바이어스 전압(Va/2)을 출력하는 전압 공급 단자와 전력 회생용 캐페시터(CPR)의 제1 단자 사이에 제1 스위칭 소자(S1)가 연결된다. 제2 스위칭 소자(S2)는 전력 회생용 캐페시터(CPR)의 제2 단자와 상기 바이어스 전압(Va/2)을 출력하는 전압 공급 단자 사이에 연결된다. 또한, 전력 회생용 캐페시터(CPR)의 제2 단자는저항기들(R1, R2) 및 양방향의 다이오드들(D1, D2)의 병렬 회로를 통하여 어드레스 구동 회로(63a)의 전원 전압 단자(VPP)에 연결된다. 한편, 전력 회생용 캐페시터(CPR)의 제1 단자와 접지 단자 사이에 제3 스위칭 소자(S3)가 연결된다. 또한, 선택 어드레스 전압의 절반(Va/2) 레벨의 바이어스 전압(Va/2)을 출력하는 전압 공급 단자와 접지 단자 사이에 보조 캐페시터(CAD)가 연결된다.10, the power regeneration circuit (63b) according to one embodiment of the present invention, a display data signal is half the voltage of the selection address (S AR1, AG1 S, ..., S AGm, ABm S) (Va The first switching element S1 is connected between the voltage supply terminal for outputting the bias voltage Va / 2 at the level / 2) and the first terminal of the power regenerative capacitor C PR . The second switching element S2 is connected between the second terminal of the power regenerative capacitor C PR and the voltage supply terminal for outputting the bias voltage Va / 2. In addition, the second terminal of the power regenerative capacitor C PR is connected to the power supply voltage terminal V PP of the address driving circuit 63a through a parallel circuit of the resistors R1 and R2 and the bidirectional diodes D1 and D2. ) The third switching element S3 is connected between the first terminal and the ground terminal of the power regenerative capacitor C PR . In addition, the auxiliary capacitor C AD is connected between the ground terminal and the voltage supply terminal that outputs the bias voltage Va / 2 at the half of the selection address voltage Va / 2.

도 13은 도 10의 본 발명의 전력 회생 회로(63b)의 출력 신호(SVPP), 및 선택된 어드레스 전극 라인들에 인가되는 표시 데이터 신호(SSEL)와의 관계를 보여준다. 도 1, 5, 10 및 13을 참조하면, 본 발명은, 플라즈마 디스플레이 패널(1)의 어드레스 전극 라인들(AR1, ..., ABm)을 구동하기 위한 어드레스 구동 회로(63a)의 전원 전압 단자(VPP)에 표시 데이터 신호(SAR1, SAG1, ..., SAGm, SABm)의 선택 어드레스 전압(Va)을 인가하면서, 어드레스 전극 라인들(AR1, ..., ABm)로의 표시 데이터 신호(SAR1, SAG1, ..., SAGm, SABm)의 인가가 종료되는 시간(t4 ~ t5)에서 플라즈마 디스플레이 패널(1)의 디스플레이 셀들에 불필요하게 남아 있는 전하들을 전력 회생용 캐페시터(CPR)에 수집하고, 표시 데이터 신호(SAR1, SAG1, ..., SAGm, SABm)의 인가가 시작되는 시간(t2 ~ t3)에서 전력 회생용 캐페시터(CPR)에 수집된 전하들을 어드레스 구동 회로(63a)의 전원 전압 단자(VPP)에 인가하는 전력 회생 회로(63b)이다. 여기서, 전력 회생용 캐페시터(CPR)의 만충전 전압이 표시 데이터 신호(SAR1, SAG1,..., SAGm, SABm)의 선택 어드레스 전압의 절반(Va/2)이고, 표시 데이터 신호(SAR1, SAG1, ..., SAGm, SABm)가 어드레스 전극 라인들(AR1, ..., ABm)에 인가되지 않는 시간(t0 ~ t2, t5 ~ t7)에서 전력 회생용 캐페시터(CPR)의 만충전 전압(Va/2)이 어드레스 구동 회로(63a)의 전원 전압 단자(VPP)에 인가된다.Figure 13 shows the relationship between the output signal (S VPP), and the display data signal (S SEL) is applied to selected address electrode lines of the power recovery circuit (63b) of the present invention of Fig. 1, 5, 10, and 13, the present invention provides a power supply of an address driving circuit 63a for driving address electrode lines A R1 ,..., A Bm of the plasma display panel 1. The address electrode lines A R1 , ..., while applying the selection address voltage Va of the display data signals S AR1 , S AG1 , ..., S AGm , S ABm to the voltage terminal V PP . A Bm ) remains unnecessarily in the display cells of the plasma display panel 1 at the time t4 to t5 when the application of the display data signals S AR1 , S AG1 , ..., S AGm , S ABm ends. The charges are collected in the power regenerative capacitor C PR and the power regenerative capacitor is applied at a time t2 to t3 at which the application of the display data signals S AR1 , S AG1 , ..., S AGm , S ABm starts. A power regeneration circuit 63b that applies the charges collected in the C PR to the power supply voltage terminal V PP of the address driving circuit 63a. Here, the full charge voltage of the power regenerative capacitor C PR is half (Va / 2) of the selected address voltages of the display data signals S AR1 , S AG1 , ..., S AGm , S ABm . Power at a time t0 to t2, t5 to t7 when the signals S AR1 , S AG1 , ..., S AGm , S ABm are not applied to the address electrode lines A R1 , ..., A Bm The full charge voltage Va / 2 of the regenerative capacitor C PR is applied to the power supply voltage terminal V PP of the address driving circuit 63a.

도 11a는 도 10의 전력 회생 회로(63b)에서 구동 초기의 동작 상태를 보여준다. 도 11a를 참조하면, 제2 및 제3 스위칭 소자들(S2, S3)만이 턴 온(turn on)됨에 의하여 전력 회생용 캐페시터(CPR)가 만충전되며, 이때의 만충전 전압이 표시 데이터 신호(SAR1, SAG1, ..., SAGm, SABm)의 선택 어드레스 전압의 절반(Va/2)이다. 도 11a의 동작은 사용자에 의하여 전원 전압이 공급된 후의 초기에 1회만 수행된다.FIG. 11A shows an operating state of the initial driving in the power regenerative circuit 63b of FIG. 10. Referring to FIG. 11A, only the second and third switching elements S2 and S3 are turned on to fully charge the power regenerative capacitor C PR , and the full charge voltage at this time is displayed as a display data signal. It is half (Va / 2) of the selection address voltages of (S AR1 , S AG1 , ..., S AGm , S ABm ). The operation of FIG. 11A is performed only once initially after the power supply voltage is supplied by the user.

도 11b 및 13을 참조하면, 표시 데이터 신호(SAR1, SAG1, ..., SAGm, SABm)가 어드레스 전극 라인들(AR1, ..., ABm)에 인가되지 않는 시간(to~t2, t5~t7)에서 표시 데이터 신호(SAR1, SAG1, ..., SAGm, SABm)의 선택 어드레스 전압의 절반 레벨의 바이어스 전압(Va/2)이 어드레스 구동 회로(63a)의 전원 전압 단자(VPP)에 인가된다. 이 시간(to~t2, t5~t7)에서, 어드레스 구동 회로(63a)의 모든 상부 트랜지스터들(도 7의 FR1U, ..., FBmU)이 턴 오프(turn off)된 상태이므로, 전력 회생용 캐페시터(CPR)로부터 어드레스 구동 회로(63a)의 전원 전압 단자(VPP)로 전류가 흐르지 않는다. 즉, 도 11b의 짙은 화살표는 전류의 흐름을 보여준 것이 아니고 전압이 인가되는방향을 보여준다.11B and 13, when the display data signals S AR1 , S AG1 , ..., S AGm , S ABm are not applied to the address electrode lines A R1 , ..., A Bm ( At to t2 and t5 to t7, the bias voltage Va / 2 at half the level of the selected address voltage of the display data signals S AR1 , S AG1 , ..., S AGm , S ABm is applied to the address driving circuit 63a. Is applied to the power supply voltage terminal (V PP ). At this time to t2 and t5 to t7, all of the upper transistors (F R1U ,..., F BmU in FIG. 7) of the address driving circuit 63a are turned off, and thus power No current flows from the regenerative capacitor C PR to the power supply voltage terminal V PP of the address driving circuit 63a. That is, the dark arrow in FIG. 11B does not show the flow of current but the direction in which the voltage is applied.

도 11b의 전압 인가 상태에서 표시 데이터 신호(SAR1, SAG1, ..., SAGm, SABm)의 인가 시작 시점(t2)에 도달하면, 어드레스 구동 회로(63a)의 선택된 어드레스 전극 라인들에 상응하는 상부 트랜지스터들(도 7 참조)이 턴 온(turn on)되고, 도 12a에 도시된 바와 같이 제3 스위치(S3)가 턴 오프되고 제1 스위치(S1)가 턴 온된다. 이에 따라, t2 ~ t3 시간에서, 어드레스 구동 회로(63a)의 전원 전압 단자(VPP)에 인가되는 전압은 선택 어드레스 전압의 절반 레벨의 전압(Va/2)에서 선택 어드레스 전압(Va)으로 상승하고, 선택된 어드레스 전극 라인들에 인가되는 전압은 접지 전압(VG)에서 선택 어드레스 전압(Va)으로 상승한다. 즉, 표시 데이터 신호(SAR1, SAG1, ..., SAGm, SABm)의 인가 시작 시점(t2)에 동기하여 선택 어드레스 전압의 절반 레벨의 전압(Va/2)을 전력 회생용 캐페시터(CPR)에 추가적으로 인가함에 의하여, 그 이전 주기의 펄스 하강 시간(t4 ~ t5)에서 수집되었던 전하들과 함께 표시 데이터 신호(SAR1, SAG1, ..., SAGm, SABm)의 선택 어드레스 전압(Va)을 어드레스 구동 회로(63a)의 전원 전압 단자(VPP)에 인가할 수 있다. 이에 따라, 선택된 어드레스 전극 라인들에 인가되는 표시 데이터 신호의 전압이 선택 어드레스 전압(Va)으로 상승되는 시간이 짧아질 수 있다. 이에 따라, 어드레싱 속도가 높아지고, 어드레싱 전력이 낮아질 수 있다.When the application start time t2 of the display data signals S AR1 , S AG1 , ..., S AGm , S ABm is reached in the voltage application state of FIG. 11B, the selected address electrode lines of the address driving circuit 63a are reached. Corresponding upper transistors (see FIG. 7) are turned on, and as shown in FIG. 12A, the third switch S3 is turned off and the first switch S1 is turned on. Accordingly, at times t2 to t3, the voltage applied to the power supply voltage terminal V PP of the address driving circuit 63a rises from the voltage Va / 2 at the half level of the selection address voltage to the selection address voltage Va. The voltage applied to the selected address electrode lines rises from the ground voltage V G to the selected address voltage Va. That is, in synchronization with the start time t2 of application of the display data signals S AR1 , S AG1 , ..., S AGm , S ABm , the voltage regenerative capacitor Va / 2 at the half level of the selected address voltage is applied. By further application to (C PR ), the display data signals S AR1 , S AG1 , ..., S AGm , S ABm together with the charges collected at the pulse fall time t4 to t5 of the previous period The selection address voltage Va may be applied to the power supply voltage terminal V PP of the address driving circuit 63a. Accordingly, the time for which the voltage of the display data signal applied to the selected address electrode lines rises to the selection address voltage Va can be shortened. Accordingly, the addressing speed can be increased and the addressing power can be lowered.

도 12a의 상태는 표시 데이터 신호(SAR1, SAG1, ..., SAGm, SABm)의 인가 종료시점(t4)까지 유지된다. 이 인가 종료 시점(t4)에서는, 어드레스 구동 회로(63a)의 모든 상부 트랜지스터들(도 7의 FR1U, ..., FBmU)이 턴 오프(turn off)되고, 도 12b에 도시된 바와 같이 제1 스위치(S1)가 턴 오프되고 제3 스위치(S3)가 턴 온된다. 이에 따라, t4 ~ t5 시간에서, 표시 데이터 신호(SAR1, SAG1, ..., SAGm, SABm)의 선택 어드레스 전압의 절반 레벨의 전압(Va/2)이 전력 회생용 캐페시터(CPR)로부터 차단된다. 이로 인하여, 플라즈마 디스플레이 패널(도 1 및 5의 1)의 디스플레이 셀들에 불필요하게 남아 있는 전하들이 어드레스 구동 회로(63a)의 상부 트랜지스터들의 내부 다이오드들(도 7 참조)을 경유하여 전력 회생용 캐페시터(CPR)에 수집된다.The state of FIG. 12A is maintained until the application end time t4 of the display data signals S AR1 , S AG1 , ..., S AGm , S ABm . At this application termination time t4, all the upper transistors (F R1U ,..., F BmU in FIG. 7) of the address driving circuit 63a are turned off, as shown in FIG. 12B. The first switch S1 is turned off and the third switch S3 is turned on. Accordingly, at time t4 to t5, the voltage Va / 2 at the half level of the selected address voltage of the display data signals S AR1 , S AG1 , ..., S AGm , S ABm becomes the power regenerative capacitor C. PR ). Due to this, the electric charges remaining unnecessarily in the display cells of the plasma display panel 1 in FIGS. C PR ).

다음에, 어드레스 구동 회로(63a)의 전원 전압 단자(VPP)에 인가되는 전압 및 선택된 어드레스 전극 라인들에 인가되는 구동 신호의 전압이 선택 어드레스 전압의 절반 레벨의 전압(Va/2)으로 낮아진 시점(t5) 이후에서, 어드레스 구동 회로(63a)의 모든 하부 트랜지스터들(도 7의 FR1L, ..., FBmL)이 턴 온(turn on)된다. 이로 인하여 선택되었던 어드레스 전극 라인들에 인가되는 표시 데이터 신호의 전압이 t5 ~ t6 시간에서 접지 전압(VG)으로 낮아진다. 이 내부 스위칭 동작으로 인하여, 선택된 어드레스 전극 라인들에 인가되는 표시 데이터 신호의 전압이 접지 전압으로 하강되는 시간(t5 ~ t6)이 종래에 비하여 짧아질 수 있다. 이에 따라, 어드레싱 속도가 높아지고, 어드레싱 전력이 낮아질 수 있다.Next, the voltage applied to the power supply voltage terminal V PP of the address driving circuit 63a and the voltage of the driving signal applied to the selected address electrode lines are lowered to the voltage Va / 2 at the half level of the selected address voltage. After the time point t5, all the lower transistors (F R1L ,..., F BmL in FIG. 7) of the address driving circuit 63a are turned on. As a result, the voltage of the display data signal applied to the selected address electrode lines is lowered to the ground voltage V G at the time t5 to t6. Due to this internal switching operation, the time t5 to t6 at which the voltage of the display data signal applied to the selected address electrode lines falls to the ground voltage can be shortened as compared with the related art. Accordingly, the addressing speed can be increased and the addressing power can be lowered.

도 11b 및 12b를 참조하면, 스위칭 상태들이 서로 같음을 알 수 있다. 즉,최초 1회의 스위칭 동작(도 11a)을 무시한다면, 지속적인 어드레스 주기에서 표시 데이터 신호(SAR1, SAG1, ..., SAGm, SABm)의 인가 주기마다 2 단계들(도 12a, 도 12b)의 스위칭 동작만이 필요하다. 즉, 표시 데이터 신호(SAR1, SAG1, ..., SAGm, SABm)의 선택 어드레스 전압의 나머지 절반(Va/2)을 전력 회생용 캐페시터(CPR)에 추가적으로 인가하는 단계(도 12a)와, 상기 나머지 절반의 전압(Va/2)을 전력 회생용 캐페시터(CPR)로부터 차단하는 단계(도 12b)만이 필요하다. 이에 따라, 어드레싱 전력을 줄일 수 있고 전력 회생 회로(63b)의 스위칭 소자들(S1, S2, S3)의 개수도 줄일 수 있다.11B and 12B, it can be seen that the switching states are the same. That is, ignoring the first one time of switching operation (Fig. 11a), the continuous display during the address period the data signal applied to each phase 2 of the cycle (S AR1, AG1 S, ..., S AGm, ABm S) (Fig. 12a, Only the switching operation of FIG. 12b) is necessary. That is, additionally applying the other half Va / 2 of the selection address voltages of the display data signals S AR1 , S AG1 , ..., S AGm , S ABm to the power regenerative capacitor C PR (FIG. 12a) and disconnecting the other half of the voltage Va / 2 from the power regenerative capacitor C PR (FIG. 12B). Accordingly, the addressing power can be reduced and the number of switching elements S1, S2, S3 of the power regenerative circuit 63b can be reduced.

이상 설명된 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널의 어드레스-전력 회생 회로에 의하면, 다음과 같은 효과들을 얻을 수 있다.As described above, according to the address-power regenerative circuit of the plasma display panel according to the present invention, the following effects can be obtained.

첫째, 표시 데이터 신호의 인가 주기마다 2 단계들의 스위칭 동작만이 필요하다. 즉, 표시 데이터 신호의 선택 어드레스 전압의 나머지 절반을 전력 회생용 캐페시터에 추가적으로 인가하는 단계와, 상기 나머지 절반의 전압을 전력 회생용 캐페시터로부터 차단하는 단계만이 필요하다. 이에 따라, 어드레싱 전력이 낮아질 수 있고 전력 회생 회로의 스위칭 소자들의 개수도 줄어들 수 있다.First, only two steps of switching operations are required for each application period of the display data signal. That is, only the step of additionally applying the other half of the selection address voltage of the display data signal to the power regenerative capacitor and the step of blocking the other half of the voltage from the power regenerative capacitor are necessary. Accordingly, the addressing power can be lowered and the number of switching elements of the power regenerative circuit can be reduced.

둘째, 표시 데이터 신호의 인가 시작 시점에 상응하여 나머지 절반의 전압만을 전력 회생용 캐페시터에 추가적으로 인가함에 의하여, 수집된 전하들과 함께 표시 데이터 신호의 선택 어드레스 전압을 어드레스 구동 회로의 전원 전압 단자에인가할 수 있다. 이에 따라, 선택된 어드레스 전극 라인들에 인가되는 표시 데이터 신호의 전압이 선택 어드레스 전압으로 상승되는 시간이 짧아질 수 있다. 이에 따라, 어드레싱 속도가 높아지고, 어드레싱 전력이 낮아질 수 있다.Second, by applying only the other half of the voltage to the power regenerative capacitor corresponding to the start time of application of the display data signal, the selected address voltage of the display data signal together with the collected charges is applied to the power supply voltage terminal of the address driving circuit. can do. Accordingly, the time for which the voltage of the display data signal applied to the selected address electrode lines rises to the selected address voltage can be shortened. Accordingly, the addressing speed can be increased and the addressing power can be lowered.

셋째, 표시 데이터 신호의 인가 종료 시점에 동기하여 나머지 절반의 전압을 전력 회생용 캐페시터로부터 차단함에 의하여, 플라즈마 디스플레이 패널의 디스플레이 셀들에 불필요하게 남아 있는 전하들을 전력 회생용 캐페시터에 수집하면서, 선택되었던 어드레스 전극 라인들에 인가되는 표시 데이터 신호의 전압을 선택 어드레스 전압의 절반으로 낮출 수 있다. 다음에, 어드레스 구동 회로의 내부 스위칭 동작으로써 선택된 어드레스 전극 라인들에 인가되는 구동 신호의 전압을 접지 전압으로 낮출 수 있다. 이 내부 스위칭 동작으로 인하여, 선택된 어드레스 전극 라인들에 인가되는 표시 데이터 신호의 전압이 접지 전압으로 하강되는 시간이 짧아질 수 있다. 이에 따라, 어드레싱 속도가 높아지고, 어드레싱 전력이 낮아질 수 있다.Third, by blocking the other half of the voltage from the power regenerative capacitor in synchronism with the termination of the application of the display data signal, the charges remaining unnecessarily in the display cells of the plasma display panel are collected in the power regenerative capacitor, The voltage of the display data signal applied to the electrode lines can be lowered to half of the selection address voltage. Next, the voltage of the driving signal applied to the selected address electrode lines by the internal switching operation of the address driving circuit can be lowered to the ground voltage. Due to this internal switching operation, the time for which the voltage of the display data signal applied to the selected address electrode lines falls to the ground voltage can be shortened. Accordingly, the addressing speed can be increased and the addressing power can be lowered.

본 발명은, 상기 실시예에 한정되지 않고, 청구범위에서 정의된 발명의 사상 및 범위 내에서 당업자에 의하여 변형 및 개량될 수 있다.The present invention is not limited to the above embodiments, but may be modified and improved by those skilled in the art within the spirit and scope of the invention as defined in the claims.

Claims (4)

플라즈마 디스플레이 패널의 어드레스 전극 라인들을 구동하기 위한 어드레스 구동 회로의 전원 전압 단자에 표시 데이터 신호의 선택 어드레스 전압을 인가하면서, 상기 어드레스 전극 라인들로의 표시 데이터 신호의 인가가 종료되는 시간에서 상기 플라즈마 디스플레이 패널의 디스플레이 셀들에 불필요하게 남아 있는 전하들을 전력 회생용 캐페시터에 수집하고, 상기 표시 데이터 신호의 인가가 시작되는 시간에서 상기 전력 회생용 캐페시터에 수집된 전하들을 상기 어드레스 구동 회로의 전원 전압 단자에 인가하는 전력 회생 회로에 있어서,The plasma display at a time when the application of the display data signal to the address electrode lines is terminated while applying the selection address voltage of the display data signal to the power supply voltage terminal of the address driving circuit for driving the address electrode lines of the plasma display panel. Unnecessary charges remaining in the display cells of the panel are collected in the power regenerative capacitor, and the charges collected in the power regenerative capacitor are applied to the power supply voltage terminal of the address driving circuit at the time when the application of the display data signal is started. In the power regenerative circuit to 상기 전력 회생용 캐페시터의 만충전 전압이 상기 표시 데이터 신호의 선택 어드레스 전압의 절반이고, 상기 표시 데이터 신호가 상기 어드레스 전극 라인들에 인가되지 않는 시간에서 상기 전력 회생용 캐페시터의 만충전 전압이 상기 어드레스 구동 회로의 전원 전압 단자에 인가되는 전력 회생 회로.The full charge voltage of the power regenerative capacitor is the address when the full charge voltage of the power regenerative capacitor is half of the selected address voltage of the display data signal, and the display data signal is not applied to the address electrode lines. A power regenerative circuit applied to the power supply voltage terminal of the drive circuit. 제1항에 있어서,The method of claim 1, 상기 절반 레벨의 바이어스 전압을 출력하는 전압 공급 단자, 제1 내지 제3 스위칭 소자들을 포함하고,A voltage supply terminal for outputting the half level bias voltage, first to third switching elements, 상기 전압 공급 단자와 상기 전력 회생용 캐페시터의 제1 단자 사이에 상기 제1 스위칭 소자가 연결되며,The first switching device is connected between the voltage supply terminal and the first terminal of the power regenerative capacitor, 상기 전력 회생용 캐페시터의 제2 단자와 상기 전압 공급 단자 사이에 상기 제2 스위칭 소자가 연결되고,The second switching element is connected between the second terminal of the power regenerative capacitor and the voltage supply terminal, 상기 제1 스위칭 소자와 상기 어드레스 구동 회로의 전원 전압 단자 사이에 상기 전력 회생용 캐페시터가 연결되며,The power regenerative capacitor is connected between the first switching element and a power supply voltage terminal of the address driving circuit; 상기 전력 회생용 캐페시터의 제1 단자와 접지 단자 사이에 상기 제3 스위칭 소자가 연결되는 전력 회생 회로.And a third switching element connected between the first terminal and the ground terminal of the power regenerative capacitor. 제2항에 있어서,The method of claim 2, 상기 전압 공급 단자와 접지 단자 사이에 연결된 보조 캐페시터를 더 포함한 전력 회생 회로.And an auxiliary capacitor connected between the voltage supply terminal and the ground terminal. 제3항에 있어서,The method of claim 3, 상기 전력 회생용 캐페시터의 제2 단자와 상기 어드레스 구동 회로의 전원 전압 단자 사이에서 서로 반대 방향으로 병렬 연결된 제1 및 제2 다이오드들을 더 포함한 전력 회생 회로.And a first and second diodes connected in parallel in opposite directions between the second terminal of the power regenerative capacitor and the power supply voltage terminal of the address driving circuit.
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