KR20030078966A - 부호 분할 다중접속 통신용 시스템 - Google Patents

부호 분할 다중접속 통신용 시스템 Download PDF

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KR20030078966A
KR20030078966A KR10-2003-7011903A KR20037011903A KR20030078966A KR 20030078966 A KR20030078966 A KR 20030078966A KR 20037011903 A KR20037011903 A KR 20037011903A KR 20030078966 A KR20030078966 A KR 20030078966A
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Abstract

본 발명은 직접 시퀀스 부호 분할 다중접속(DS-CDMA)에 관한 것이다. 송신기(104B)는 DS-CDMA 부호를 펄스 정형기(206)에 출력하기 위한 제1 출력(304a), 및 증폭기(312)의 제어 입력(312a)에 결합된 제2 출력(304b)를 포함하는 비트 패턴 디코더(304)를 포함한다. 비트 패턴 디코더는 제1 값, 예를 들면 1를 갖는 제1의 한 세트의 비트들에 응답하여 DS-CDMA 부호를 출력하도록 기능하고, 제2 값, 예를 들면 0을 갖는 제2의 한 세트의 비트들에 응답하여 증폭기(312)가 출력을 중단하게 증폭기(312)에 제어 신호를 출력하도록 작용한다. 이에 따라 송신기(104B)는 증폭기(312)의 출력을 중단시킴으로써 DS-CDMA 온/오프 시그널링을 수행할 수 있다.

Description

부호 분할 다중접속 통신용 시스템{System for code division multi-access communication}
직접 시퀀스 부호 분할 다중접속(DS-CDMA)은 복수의 통신 채널들, 예를 들면 무선 네트워크 셀을 사용하는 복수의 무선 장치들 간에 스펙트럼을 공유하는 우수한 방법인 것으로 나타났다. 실제로, DS-CDMA는 소정의 대역폭 할당에 있어, 비견되는 시스템들, 예를 들면, 시분할 다중접속(TDMA ; Time Division Multi Access)혹은 주파수 호핑 확산 스펙트럼보다도 높은 데이터 레이트들을 제공하는 것으로 입증되었다.
DS-CDMA는 확산 스펙트럼 시그널링 유형의 방법이기도 하다. 주파수 호핑 확산 스펙트럼 기술들과는 반대로, DS-CDMA 신호는 어떤 주어진 순간에, 할당된 대역폭 전부를 사용한다.
DS-CDMA 시그널링 방법에서는, 두개의 신호 상태들이 서로 동일하고 부호는 반대인 신호 레벨들에 대응하도록 바이어스된 2진 데이터 시퀀스를, 마찬가지로 바이어스된 DS-CDMA 부호와 곱해지는데, 이 2진 데이터 시퀀스는 주파수가 훨씬 높은 것이 특징이다. 예를 들면, 2진 데이터 시퀀스의 매 비트 사이클은 통상 DS-CDMA 부호의 7 내지 127 신호 기간들에 대응한다. DS-CDMA 부호의 각각의 2진 값에 대응하는 신호 기간들을 칩 기간들(chips periods)이라 한다. 각 요소가 1 혹은 -1인 의사 잡음 수 시퀀스(PN; pseudo noise number sequence)을 DS-CDMA 부호로서 사용할 수 있다. DS-CDMA 부호는 2진 데이터 시퀀스의 연속한 비트들에 의해 반복하여 곱해진다. 각각의 통신 채널은 식별 목적으로 고유한 DS-CDMA를 가질 수 있다. RF 송신에 있어서, 사용되는 대역폭을 제한하기 위해서, 각각의 칩 기간마다, 칩 기간에 대한 DS-CDMA 부호 값과 칩 기간에 대한 2진 데이터 시퀀스 값과의 곱에 의해 극성이 정해지는 칩 펄스 함수를 발생한다. 일련의 칩 펄스 함수들은 송신을 위한 RF신호를 생성하기 위해 2진 위상 편이 키이(BPSK) 변조기 내 반송파 주파수를 변조하는데 사용될 수 있다. 이외 다른 변조 방법들 및 실제로 다른 매체를 DS-CDMA 신호들의 송신에 사용할 수 있다.
수신기에서 수신된 RF 신호를 복조하기 위해 RF를 기저대로 복조하는 복조기를 사용한다. 통상 변조기는 동상(in-phase)(I) 채널와, 직교 위상(Q) 채널을 포함한다. RF 복조기의 I 및 Q 출력들은 I 및 Q 필터링된 신호들을 생성하기 위해 저역 통과 필터들에 의해 필터링된다. 필터링된 신호들은 반송파를 변조하는데 사용된 일련의 칩 펄스들을 필터링한 일련의 칩 펄스를 포함한다. 필터링된 신호들은 복소 칩 값들의 시퀀스를 얻기 위해서 I 및 Q 채널 아날로그-디지털 변환기에 의해 샘플링된다. 이어서 역확산기(despreader)는 복소 칩 값들의 시퀀스들의 비트 길이의 서브-시퀀스들과 국지적으로 저장된 복제된 DS-CDMA 부호 간에 벡터 내적 연산을 수행한다. 곱셈을 수행할 때, 국지적으로 저장된 DS-CDMA 부호가 복소 칩 값들의 시퀀스에 적합하게 시간적으로 일치되어 있다면(예를 들면 비트 시작 점들에 정확히 일치된), 두 개의 DS-CDMA 부호를 1로 곱함으로써 원래의 2진 데이터 시퀀스가 될 것이다. 역확산 연산은 복수의 칩 기간들에 걸쳐 진폭을 누산함으로써, 송신기-시스템의 잡음 플로어에 근접할 수도 있을 신호를 검출할 수 있다.
DS-CDMA 통신에서 얻어지는 신호 대 잡음 비에 영향을 미치는 한 문제는 주파수 드리프트이다. 수신된 신호의 반송파 주파수와, 수신된 신호를 복조하기 위해 수신기에 의해 사용되는 국부 발진기 주파수 간에 어떠한 불일치이든 이로 인해 비트 기간 내의 복소 칩 값들의 슬로우 순환(slow rotation)으로 될 것이다. 순환은 역확산기에 의해 출력된 신호의 진폭을 낮추어 신호 대 잡음 비(SNR)를 낮출 것이다. 주파수 불일치는 송신기 혹은 수신기의 발진기에 사용되는 성분들의 제조공차들, 혹은 온도 의존성 발진기 성분의 특성 등의 많은 요인들에 의해 야기될 수있다.
주파수 불일치들을 감소시키기 위해서, 송신기들 및 수신기들용의 정확하고 안정된 주파수 신호들을 발생시키기 위해 고가의 석영 결정 기반의 발진기가 사용되었다.
필요한 것은 높은 SNR을 달성하면서도 출력 주파수에 보다 높은 변동(variations)를 나타내는 발진기들을 사용할 수 있는 DS-CDMA 시스템이다.
신규한 것으로 여겨지는 본 발명의 특징들은 청구범위에 개시하였다. 그러나, 본 발명 자체는 첨부한 도면에 관련하여 취한 본 발명의 어떤 실시예들에 대한 다음의 상세한 설명을 참조하여 최상으로 이해될 수 있다.
관련 출원 참조
본 출원은 발명의 명칭 "확산 스펙트럼 통신을 위한 시스템"(서류 제 CM03351J), "로컬 스패닝 트리 백본을 사용한 자기 조직화 네트워크를 위한 프로토콜"(서류 제 CM03403J) 및 "비동기 네트워크에서 통신 장치들을 위한 구조 및 다중 접근 프로토콜"(서류 제 CM03333J)에 관한 것이다.
발명 분야
본 발명은 직접 시퀀스 부호 분할 다중접속(DS-CDMA; Direct Sequence Code Division Multi-Access) 기술에 관한 것이다. 특히, 이 발명은 DS-CDMA 수신기, DS-CDMA 송신기, DS-CDMA 통신 시스템 및 DS-CDMS 신호들을 사용한 시그널링 방법에 관한 것이다.
도 1은 본 발명의 바람직한 실시예에 따른 통신 시스템의 개략도이다.
도 2는 본 발명의 바람직한 실시예에 따라 도 1에 도시한 통신 시스템에 사용되는 송신기의 블록도이다.
도 3은 본 발명의 대안 실시예에 따른 도 1에 도시한 통신 시스템에 사용되는 송신기의 블록도이다.
도 4는 본 발명의 바람직한 실시예에 다른 도 1에 도시한 통신 시스템에 사용되는 수신기의 블록도이다.
도 5는 본 발명의 바람직한 실시예에 따라 도 1에 도시한 송신기에 의해 수행되는 시그널링 방법의 흐름도이다.
도 6은 4비트 시퀀스를 신호 형태로 도시한 것이다.
도 7은 DS-CDMA 부호에 의해 곱셈한 후에 도 6에 도시한 4비트 시퀀스를 신호형태로 도시한 것이다.
도 8은 펄스 정형이 적용된 후에 도 7에 도시한 신호를 도시한 것이다.
도 9는 본 발명의 대안 실시예에 따라 도 1에 도시한 송신기에 의해 수행되는 시그널링 방법의 흐름도이다.
도 10은 4비트의 시퀀스를 제2 신호 형태로 도시한 것이다.
도 11은 DS-CDMA에 의해 곱셈 후에 도 10에 도시한 4비트 시퀀스를 신호형태로 도시한 것이다.
도 12는 펄스 정형이 적용된 후에 도 11에 도시한 신호를 도시한 것이다.
도 13은 본 발명의 바람직한 실시예에 따라 도 1에 도시한 수신기에 의해 수행되는 수신신호를 처리하는 방법의 흐름도이다.
도 14는 도 13에 도시한 프로세스에서 사용되는 기준 벡터를 발생하는 프로세스의 흐름도이다.
도 15는 본 발명의 대안 실시예에 따라 도 1에 도시한 수신기에 의해 수행되는 수신신호를 처리하는 방법의 흐름도이다.
도 16은 본 발명의 대안 실시예에 따라 M-ary 시그널링 방식을 실행하도록 송신기를 동작시키는 프로세스의 흐름도이다.
도 17은 본 발명의 대안 실시예에 따른 정보 심볼을 판별하는 방법의 흐름도이다.
도 18은 본 발명의 바람직한 실시예에 다른 도 1에 도시한 송신기의 하드웨어 블록도이다.
도 19는 본 발명의 바람직한 실시예에 따라 도 1 및 도 4에 도시한 수신기(106)의 하드웨어 블록도이다.
도 20은 본 발명의 대안 실시예에 따라 도 1에 도시한 수신기에 의해 수행되는 수신신호를 처리하는 방법의 흐름도이다.
본 발명은 많은 다른 형태들로 실시될 수 있으나, 본 개시는 본 발명의 원리의 예로서 간주될 것이며 도시 및 기술된 특정의 실시예들로 본 발명을 한정하려는 것은 아니라는 조건으로, 특정의 실시예들을 도면에 도시하고 여기 상세히 설명하도록 하겠다. 또한, 여기 사용된 용어들 및 단어들은 한정하려는 것이 아니라 단지 예시적인 것이다. 다음의 설명에서, 동일 참조부호는 일부 도면에서 동일, 유사 혹은 대응하는 부분을 지칭한다.
본 발명의 바람직한 실시예들에 따라서, 송신기에서 반송파 신호를 DS-CDMA 부호들을 변조하고, 수신기에서 복수 칩 값의 시퀀스를 얻기 위해서 신호를 복조하고, 일련의 구별하여 디코딩된 값들을 얻기 위해 각각의 복소 칩 값을 시퀀스의 이 값에서 소정의 개수만큼 떨어진 또 다른 복수 칩 값으로 곱하고, 시퀀스로부터 취해진 순차 서브-열들과 기준 벡터간에 벡터 내적 연산을 수행함으로써 통신하는 시그널링 방법들, 장치들, 및 소프트웨어가 제공된다. 본 발명은 반송파 주파수 드리프트에 더 잘 대처할 수 있고 저가의 수신기 발진기들이 사용될 수 있게 하는 시스템을 제공한다.
도 1은 본 발명의 바람직한 실시예에 따라 사용된 통신 시스템(100)의 개략도이다.
예를 들면 셀룰라 전화 형태를 취할 수 있는 제1 통신 장치(102)는 제1 송신기(104), 및 제1 수신기(106)를 포함한다.
셀룰라 시스템 기지국 등의 제2 통신장치(108)는 제2 송신기(104), 및 제2 수신기(106)를 포함한다.
송신 매체(112)는 제1 통신 장치와 제2 통신장치를 결합한다. 송신 매체는 자유공간을 포함할 수 있다.
도 2는 도 1에 도시한 통신 시스템에 사용된 송신기(104)의 블록도이다. 송신기(104)는 송신될 2진 데이터가 수신되는 2진 데이터 입력(202)을 포함한다. 예를 들면, 2진 데이터 입력(202)은 이를테면 보코더 혹은 전하 결합 장치(CCD) 카메라와 같은 데이터원의 출력에 통신이 되게 결합될 수 있다. 소프트웨어로 구현하는 경우, 데이터원 2진 데이터 입력은 단순히, 또 다른 프로그램(예를 들면, 보코더)으로부터 송신될 2진 데이터를 수신하는 서브-루틴일 수 있다. 2진 데이터는 직렬 혹은 병렬 포맷(예를 들면, 바이트들로서)으로 수신될 수 있다.
2진 데이터 입력은 비트 패턴 디코더(204)로부터 2진 데이터를 수신하기 위해 이 디코더에 통신이 되게 결합된다. 비트 패턴 디코더는 2진 데이터로 검출된 비트 패턴에 근거하여 DS-CDMA 부호를 선택하는 기능을 수행한다. 비트 패턴은 비트들의 어떤 시퀀스, 예를 들면 01일 수 있고, 혹은 비트들인 경우엔 비트 패턴이 단순히 비트 값, 즉 1 혹은 0일 때엔 1로 취급된다. 비트 패턴은 정보 심볼이다.DS-CDMA 부호는 혼합된 1들 및 -1들의 시퀀스로 나타낼 수 있다. 임의의 상대적 순환 시프트에서 집합의 서로 다른 요소들이 비상관인 의사 잡음 숫자들의 집합들을 DS-CDMA 부호들로서 사용할 수도 있다. 비트 패턴 디코더(204)는 2진 데이터 입력(202)으로부터 수신된 2진 데이터에 나타나는 각각의 정보 심볼마다 디코더 출력(204A)에서 DS-CDMA 부호를 출력하거나 출력하지 않는다.
펄스 정형기(206)는 비트 패턴 디코더(204)로부터 DS-CDMA 부호들을 수신하기 위해 이 디코더에 통신이 되게 결합된다. 펄스 정형기(206)는 일련의 펄스들을 발생한다. 펄스들의 형상은 반송파가 펄스 정형기의 출력으로 변조되었을 때 나오는 신호들이 어떤 대역폭으로 되게 하는 규제 요건 면에서 설계된다. 본 발명의 실시예에 따라, 펄스는 정현파(sinusoidal) 형상이다. 펄스 정현기(206)는 각각의 DS-CDMA 부호 시퀀스 내 각각의 요소의 각 요소마다 펄스를 출력한다. 각 정보 심볼마다, DS-CDMA 부호의 요소들의 시퀀스에 대응하는 한 세트의 펄스들이 출력된다. 펄스들(양 혹은 음)의 극성은 DS-CDMA 부호 시퀀스 요소들의 값들에 의해 결정된다(예를 들면, 요소가 01이면 펄스는 음의 극성을 가지며 요소가 +1이면 펄스는 양의 극성을 갖는다). 펄스 정형기는 적합하기 극성을 갖고 또한 정형된 펄스들이 출력되게 하기 위해서 2진 값 시퀀스를 디지털 아날로그 변환기의 입력에 기입하는 디지털 아날로그 변환기를 갖춘 프로세서로서 구현될 수 있다.
비트 패턴 디코더(204) 및 펄스 정형기(206)는 컴퓨터 판독가능한 매체, 예를 들면 플래시 메모리 칩에 저장되고, 프로세서에 의해 실행되는 하나 또는 그 이상의 프로그램들로서 구현될 수 있다. 소프트웨어 기반의 비트 패턴 디코더들의동작을 도면들에 도시한 흐름도들을 참조하여 이하 기술한다. 대안으로 비트 패턴(204) 및 혹은 펄스 정형기(206) 디코더는 ASCI(Applcition Specific Integrated Circuit)의 일부로서 구현될 수 있다.
변조기(208)는 펄스 정형기(206)로부터 일련의 펄스를 수신하기 위해 이 정형기에 통신이 되게 결합되게 하는 신호 입력(208A)을 포함한다. 변조기(208)는 반송파 신호를 수신하기 위해 발진기(210)에 전기적으로 결합되게 하는 반송파 주파수 입력(208B)을 포함한다. 변조기(208)는 일련의 펄스들을 반송파 신호와 혼합하여 RF 출력(208C)에 출력되는 변조된 신호를 발생한다. 본 발명의 바람직한 실시예에 따라서, 변조기(208)는 2진 위상 편이 키이(BPSK) 변조기이다.
증폭기(212)는 변조된 신호를 수신하기 위해 변조기 RF 출력(208C)에 통신이 되게 결합되게 하는 신호입력(212A)을 포함한다. 증폭기(212)는 증폭된 신호를 출력하기 위한 증폭신호 출력(212B)을 포함한다. 매체 인터페이스(214)는 증폭된 신호를 수신하여 송신 매체(112)에 증폭된 신호를 결합하는 증폭신호 출력(212B)에 통신이 되게 결합된다. 본 발명의 바람직한 실시예에 따라서, 매체 인터페이스 (214)는 증폭된 신호를 자유공간에 결합하는 안테나를 포함한다.
송신기(104)는 어떤 비트 패턴들, 예를 들면 제로의 값을 갖는 비트들에 응답하여 DS-CDMA 부호를 송신하는 대신 송신하지 않음으로써 온/오프 시그널링을 수행할 수 있다. 대안으로, 송신기(104)는 제로 비트들을 나타내는 것과 1비트들을 나타내는 것인 2개의 DS-CDMA 부호들을 사용하여 신호를 보낼 수 있다. 또 다른대안에 따라서, 송신기(104)는 M-ary 시그널링을 구현할 수 있고, 이 경우 2NDS-CDMA 부호들은 2N개의 서로 구별되는 비트 패턴들 각각이 다음 표에 나타낸 바와 같이 N비트들을 포함하는 것인 이들 2N개의 서로 구별되는 비트 패턴들을 나타내는데 사용된다.
표 1
비트 패턴 DS-CDMA 부호
00 제1 DS-CDMA 부호
01 제2 DS-CDMA 부호
10 제3 DS-CDMA 부호
11 제4 DS-CDMA 부호
보인 바와 같이 두 비트들로 된 시퀀스에 대한 각각의 가능한 비트 패턴은 고유한 DS-CDMA 부호에 대응한다. DS-CDMA 부호는 2진 시퀀스이다. 펄스 정형기(206)에 의해 출력된 펄스의 극성을 판정하기 위한 실제 사용에서 각 DS-CDMA 내 제로들은 음인 것으로 취해지고 음으로 극성을 가진 펄스로 정할 것이며, 1들은 양으로 극성을 가진 펄스로 정할 것이다.
도 3은 본 발명의 대안 실시예에 따라 도 1의 대안 실시예에서 사용되는 송신기(104B)의 블록도이다. 동일 참조부호로 표시된 블록들은 도 2 및 도 3에 공통이다. 이들은 도 2를 참조로 위에 기술하였다.
비트 패턴 디코더(304)는 DS-CDMA 부호를 펄스 정형기에 출력하기 위한 제1 출력, 및 증폭기(312)의 제어 입력(312A)에 결합되는 제2 출력(304B)을 포함한다. 비트 패턴 디코더는 제1 값, 예를 들면 1을 갖는 제1 세트의 비트들에 응답하여DS-CDMA 부호를 출력하도록 기능하고, 제2 값, 예를 들면 제로를 갖는 제2 세트의 비트들에 응답하여 증폭기(312)가 출력을 중단하게 증폭기(312)에 제어신호를 출력하도록 작용한다. 이에 따라 송신기(104B)는 증폭기(312)의 출력을 중단함으로써 DS-CDMA 온/오프 시그널링을 수행할 수 있다.
도 4는 본 발명의 바람직한 실시예에 따라 도 1에 도시한 통신 시스템에서 사용되는 수신기(106)의 블록도이다.
도 4에서 바람직하게 안테나 형태를 취하는 수신기 매체 인터페이스(404)는 증폭신호를 수신하기 위해 매체(112)에 통신이 되게 결합된다. 수신기에 수신된 증폭신호는 예를 들면 리피터에 의해 어떤 지점에서 부스트되지 않는다면 다소 감쇄될 것이다.
수신기 증폭기(406)는 신호를 수신하기 위해 수신기 매체 인터페이스(404)에 결합된다. 수신기 증폭기는 수신기측에 증폭된 신호를 생성하기 위해서 신호를 다시 증폭한다. 동상 및 직교 위상(I/Q) 복조기(408)는 수신기측 증폭신호를 수신하기 위해 수신기 증폭기에 통신이 되게 결합된다. 국부 발진기(410)는 I/Q 복조기(408)에도 결합된다. I/Q 복조기는 수신기측 증폭신호를 국부 발진기로부터의 국부 발진기 신호와 혼합하여, 동상의 복조된 신호, 및 직교 위상 복조기 신호(또 다르게는 각각 실수 신호 및 허수 신호라고도 알려진)를 출력한다. 도 4에서 실수 신호의 신호 경로는 R로 표시하였고 허수 신호의 신호 경로는 I로 표시된 것에 유의한다.
저역 통과 필터(412)는 실수 신호와 허수 신호를 수신하기 위해 I/Q복조기(408)에 결합된다. 저역 통과 필터는 신호들을 필터링하여 필터링된 실수 신호와 필터링된 허수 신호를 출력한다. 저역 통과 필터는 바람직하게는 시간 영역 표현이 펄스 정형기(206)(도 2)에 의해 출력된 펄스 출력 형상에 근사한 필터인 칩 펄스 매치 필터를 포함한다.
신호 샘플러(414)는 저역 통과 필터(412)에 결합된다. 바람직하게 신호 샘플러는 바람직하게는 아날로그 디지털 변환기를 포함한다. 바람직하게 신호 샘플러는 수신된 증폭신호를 특징짓는 적어도 칩 레이트로 실수 신호 및 허수 신호를 샘플링한다. 칩 레이트는 펄스들이 펄스 정형기(206)(도 2)에 의해 출력되는 레이트이다. 샘플링 레이트가 칩 레이트와 동일하다면 DS-CDMA 부호의 각 요소마다 하나의 샘플이 얻어질 것이다. 신호 샘플러는 수신된 증폭신호에 동기된다. 동기화는 훈련 시퀀스를 사용하여 달성될 수 있다. 신호 샘플러는 실수 신호 값들의 시퀀스, 및 허수 신호 값들의 시퀀스를 출력한다. 두 개의 시퀀스들은 복소 칩 값들의 단일 시퀀스로서 볼 수 있다. 복수 칩 값들의 시퀀스의 예시한 DS-CDMA 부호 길이 부분은 다음으로 근사화할 수 있다.
(SEQ. 1)
여기서 i는 -1의 제곱근이고, 3은 대략 3.14159이며,F는 수신된 신호의 반송파 주파수(발진기(210)에 근거한)와 국부 발진기(410)의 주파수 간 차이이며, Tc는 칩 기간으로도 알려진, DS-CDMA 부호의 각 요소마다 발생된 펄스형상의 기간이며, I0는 임의의 위상이이며, 각 요소의 앞쪽의 계수들(1 혹은 -1)은 DS-CDMA 부호의 요소들이다.
이 예시된 시퀀스가 나타내는 것은 반송파 주파수와 국부 발진기 주파수 간의 차이(이하 드리프트 주파수라 함)와 동일한 주파수에서 복소 칩 진폭 값들의 변조가 있을 것이라는 것이다. 이 변조는 바람직하지 않다. 종래 기술의 방법들에 따라 칩 값들의 시퀀스가 이것과 기준 벡터(DS-CDMA 부호)간 내적을 수행함으로써 역확산 된다면, 변조에 의해 신호강도가 감소될 것이고(내적 결과의 크기) SNR이 감소될 것이다.
칩단위 복소 곱셈기(416)는 복소 칩 값들의 시퀀스를 수신하기 위해 신호 샘플러에 결합된다. 칩단위 복소 곱셈기는 복소 칩 값들의 시퀀스 내 각각의 N번째 복소 칩 값을, N번째에서 시퀀스의 일정 개수만큼 떨어진 복소 칩 값의 또 다른 복소 공액으로 곱함으로써 복소 칩 값들의 시퀀스에 작용한다. 바람직하게, 일정개수는 1이므로, 각각의 복소 칩 값은 이웃한 복수 칩 값의 복소 공액에 의해 곱해진다. 칩단위 복소 곱셈기(416)는 곱해진 값들의 시퀀스를 출력한다. 대안으로서의 일 실시예에 따라 신호 샘플러에 의해 출력된 복소 칩 값들의 시퀀스는 이 경우 전술한 바와 같이 곱셈이 실행된 1의 긴 시퀀스로서 취급된다. 대안으로서의 또 다른 실시예에 따라, 정보 심볼에 대응하는 복소 칩 값들의 각각의 시퀀스(개수가 송신된 DS-CDMA 부호 내 요소들의 수와 동일한)는 별도로 취급된다. 후자의 경우 심볼에 대한 DS-CDMA 부호의 끝에 가까운 복소 칩 값에 대해서, 끝에 가까운 1부터일정 개수만큼 떨어진 동일 심볼 내에 또 다른 복소 칩 값은 없을 수도 있을 것이므로 심볼의 경계가 오버러하여 있을 것이다. 이 경우 각 심볼에 대한 DS-CDMA 부호는 순환 어레이로서 취급될 수 있고 DS-CDMA 부호에 가까운 하나 이상의(고정된 수의 값에 따라) 복소 칩 값들은 시작에 가까운 복소 칩 값들로 곱해질 것이다. 이 대안에서, 일정개수가 1이면 심볼에 대한 DS-CDMA 부호 시퀀스 내 마지막 복수 칩 값은 위치가 마지막 복소 칩 값에 대응하는 곱해진 값을 얻기 위해서 첫 번째 것과 곱해진다. 예를 들면, 일정개수 1이고 비트 시퀀스가 순환 어레이로서 취급된다면, 앞의 시퀀스에 적용된 칩단위 복소 곱셈의 결과는 다음으로 근사화될 수 있다.
(SEQ. 2)
반면, 신호 샘플러의 출력이 한 긴 시퀀스이고 일정개수가 1이면, 앞의 시퀀스에 적용된 칩단위 곱셈의 결과는 다음으로 근사화될 수 있다.
(SEQ. 3)
여기서 NC는 SEQ. 1에 보인 시퀀스 다음의 심볼의 제1 복소 칩 진폭이다. SEQ.2 및 SEQ.3 모두에서, 첫 번째 6개의 복소 칩 값들에서, 드리프트 주파수로 변조된 것이 제거되었으며, DS-CDMA 부호 시퀀스 요소들은 단순히 고정된 인자인 exp로 곱해진다. 불행하게도, 칩단위 복소 곱셈기의 동작은 수신된 DS-CDMA 부호들로부터 부호 정보를 크게 제거하는 작용을 하기도 한다. 예를 들면, SEQ.1에서 DS-CDMA 부호는 [-1, -1, 1, -1, 1, 1, 1]이고, 요점을 명확히 하기 위해서 지수 인자들 내 위상이 제로라고 하면 SEQ.2는 간단히 [1, -1, -1, -1, 1, 1, -1]로 된다. 한편, SEQ.1에서 DS-CDMA 부호가 원래 것의 음, 즉 [1, 1, -1, 1, -1, -1, -1]이였다면 위상에 대해 같은 가정하에 SEQ.2는 [1, -1, -1, -1, 1, 1, -1]로 될 것이다. 따라서 곱셈은 트레이스들과 부호를 제거하므로 DS-CDMA 부호를 음으로 한 부호에 근거한 출력은 동일 DS-CDMA 부호를 양으로 한 부호에 근거한 출력과 구별할 수 없게 된다. 하나의 DS-CDMA 부호를 양으로 한 것과 음으로 한 것을 사용해 정보를 전하는 종래기술의 시그널링 방법들의 경우에 구별하여 칩단위 디코딩한 경우 정보는 판독할 수 없게 될 것이다. 그러나, 전술한 바와 같이, 본 발명에 따라서, 정보를 전하기 위해서, 서로 상이한 비트 패턴들(예를 들면, 비트 값들)을 표현하기 위해서 상이한 부호들을 사용하거나 어떤 한 비트 값을 전하기 위해 송신을 턴 오프하는 시그널링 방식들이 사용된다. 이들 시그널링 방법들은 칩단위 복소 곱셈기에 의해 신호에서 정보가 제거된다는 결점이 없다. 그러므로, 칩단위 복소 곱셈 동작은 주파수 드리프트에 의해 야기되는 신호 강도에의 악영향을 감소시키는데 사용될 수 있다.
드리프트 주파수가 주로 심볼 경계들(예를 들면, SEQ.2에서 마지막 요소)에서 혹은 이에 가까운 칩들에 영향을 SNR에 미치는 영향을 최소화하기 위해서, 바람직하게는 DS-CDMA 부호에 적어도 7개의 요소들, 보다 바람직하게는 적어도 15개의요소들이 있다.
역확산기(418)는 칩단위 복소 곱셈기(416) 및 기준 벡터 메모리(420)에 결합된다. 역환산기(418)는 기준 벡터 메모리로부터 하나 또는 그 이상의 기준 벡터들과, 칩단위 복소 곱셈기(416)로부터는 곱해진 값들의 시퀀스를 수신하여, 연속한 DS-CDMA 부호길이이고 곱해진 값들의 시퀀스 중 심볼 경계에 정렬된 서브-시퀀스들과 하나 또는 그 이상의 기준 벡터들 간에 내적 연산을 수행한다. 서로 상이한 택일적 기준 벡터들에 대해선 이하 기술한다. 역확산기(418)는 내적값들의 시퀀스를 출력한다. 각각의 DS-CDMA 길이의 서브-시퀀스마다 하나 또는 그 이상의 내적값들이 있다.
비트 값 판별기(422)는 역확산기(418)에 결합된다. 비트 값 판별기는 내적값들의 시퀀스를 수신하여 정보 전달 심볼들의 시퀀스를 판별한다. 정보 전달 심볼들은 어떤 값(예를 들면, 0 혹은 1)의 단일 비트들일 수 있고 혹은 비트 패턴들, 예를 들면, 표 1의 좌측 열의 4개의 두 비트 패턴들 중 하나에 대응할 수 있다. 정보 전달 심볼들은 외부 시스템(도시생략), 예를 들면 오디오 디코더, 혹은 이미지 디스플레이 장치에 의해 사용되도록, 데이터 출력을 통해 출력된다.
도 5는 본 발명의 바람직한 실시예에 다라 도 2에 도시한 송신기에 의해 수행되는 시그널링 방법의 흐름도이다. 도 5에 도시한 프로세스(500)에서, 단일 DS-CDMA 부호는 2진 데이터를 송신하는데 사용된다. 부호는 각 비트의 값에 따라 보내지거나 보내지지 않는다.
도 5에서, 제1 프로세스 블록(502)에서 2진 데이터를 판독하는다. 2진 데이터는 예를 들면 데이터 비트들의 시퀀스를 포함한다. 프로세스 블록(504)은 프로세스 블록(502)에서 읽은 비트들을 순차로 처리는 프로그램 루프의 시작이다. 루프에 진입하였을 때 루프 프로세스 블록(506)에 도달한다. 프로세스 블록(506)은 판단 블록이며, 이의 출력은 루프의 현 반복에서 고려되는 비트의 값에 따른다. 판단 블록(506)은 비트 값이 1인지 판정한다. 그러나, 이것은 임의의 선택이다. 대안으로 판단 블록(506)은 비트 값이 0인지 판정할 수도 있을 것이다. 판단 블록(506)의 출력이 긍정이면, 프로세스(500)는 프로세스 블록(506)으로 계속 진행하여 여기서 DS-CDMA 부호가 송신된다. 판단 블록(506)의 출력이 부정이면, 프로세스(500)는 프로세스 블록(510)으로 계속 진행하여, DS-CDMA 부호는 송신되지 않는다. 프로세스 블록(510)은 예를 들면, 펄스 정형기(206)(도 2)를 통해 신호를 변조기(208)(도 20)에 인가함으로써 송신기(104)(도 2)를 사용하여 달성될 수도 있을 것이다.
프로세스 블록(512)은 프로세스 블록(508) 및 (510) 모두에 따른다. 프로세스 블록(512)은 판단 블록이며, 이의 출력은 송신할 2진 데이터의 끝에 도달하였는지 여부에 따른다. 더 이상의 데이터가 없다면 프로세스(500)는 종료한다. 데이터 끝에 도달하지 않았다면, 프로세스는 블록(514)에 진행하여 프로세스(500)은 2진 데이터의 다음 비트로 증분되고 프로세스(500)은 프로세스(504)로 다시 루프된다.
도 6 내지 도 8은 단일 DS-CDMA 부호를 사용하여 시그널링을 온/오프하는 방법을 예시한 신호 시퀀스도이다. 도 6은 4비트 기간들을 포함하는 2진 데이터 신호(600)이다. 도 6에 도시한 비트 시퀀스는 [1, 0, 1, 0]이다.
도 7은 DS-CDMA 부호로 변조한 후를 도 6에 먼저 도시한 4비트 신호(700)를 도시한 것이다. DS-CDMA 부호는 [1, -1, 1, 1, 1,-1, -1]이다. 2진 데이터의 두 개의 1비트 기간들 동안, DS-CDMA 부호는 비트 패턴 디코더(204)(도 2)에 의해 출력된다. 2진 데이터의 두 개의 0비트 패턴 동안, DS-CDMA 부호는 비트 패턴 디코더에 의해 출력되지 않는다. 도 8은 도 7에 도시한 신호를 수신한 것에 응답하여 펄스 정형기(206)(도 2)의 출력을 도시한 것이다. 비트 값이 1인 각각의 비트 기간 동안 도 7에 도시한 신호에서, DS-CDMA 부호의 각 요소마다 펄스 정형에 의해 펄스가 출력된다. 도 8에 도시한 바와 같이, 비트 기간 당 7개의 칩 기간들이 있다. 일 실시예에 따른 펄스 형상은 반 정현파 펄스이다. 펄스의 극성은 DS-CDMA 부호의 대응하는 요소의 부호에 의해 결정된다. 수신기는 중간 신호(700)를 형성할 필요는 없고 도 8에 도시한 기저대 신호가 직접 형성될 수 있다.
도 9는 도 2에 도시한 송신기(104)에 의해 실행될 수 있는 시그널링 방법(900)의 흐름도이다. 시그널링 방법(900)은 두 개의 DS-CDMA 부호들을 사용한다. 부호들 중 하나는 한 비트들을 전달하기 위해서 송신되며, 다른 하나는 제로 비트들을 전달하기 위해서 송신된다. 도 5의 참조부호로 확인되는 도 9에 프로세스 블록들은 도 5의 프로세스 블록들와 동등하므로 도 9를 참조로 더 이상 기술하지 않겠다.
도 9에서, 프로세스 블록(506)의 출력이 긍정이면(즉, 루프의 현 반복에 의해 처리되는 비트가 1비트이면), 프로세스 블록(902)에서 제1 DS-CDMA 부호가 송신된다. 비트가 제로 비트이면, 제1 DS-CDMA 부호 대신 제2 DS-CDMA 부호가 송신된다. 도 10 내지 도 12는 도 9에 도시한 시그널링 방법에 관계된 신호들을 도시한 것이다. 도 10은 신호 형태가 4비트의 시퀀스인 도면이다. 시퀀스는 [1, 0, 0, 1]이다. 도 11은 도 10에 도시한 4비트들의 시퀀스에 응답하여 출력된(예를 들면, 비트 패턴 디코더(204)(도 2))에 의해서) DS-CDMA 부호들의 시퀀스를 도시한 것이다. 제1 및 제4 비트 기간들 중에(각각 0 내지 1 및 3 내지 4의 시간에 걸친) 비트 값은 1이므로, [-1, -1, -1, -1, -1, 1, 1, 1, -1, -1, 1, -1, -1, -1, 1, -1, 1, -1, 1, 1, 1, 1, -1, 1, 1, -1, 1, -1, -1, 1, 1]이 송신된다. 제2 및 제3 비트 기간들 중에(각각 1 내지 2 및 2 내지 3의 시간에 걸친) 비트 값은 0이므로, [-1, -1, -1, -1, -1, 1, -1, -1, -1, 1, 1, 1, -1, 1, -1, 1, -1, -1, 1, -1, 1, 1, 1, 1, -1, -1, 1, 1, -1, 1, 1]이 보내진다. 도 12는 도 11에 도시한 신호에 관계된 기저대 신호를 도시한 것이다. 기저대 신호의 각 비트 기간은 복수의 펄스들(이 기간에 사용된 DS-CDMA 부호의 각 요소마다 하나)을 포함한다. 각각의 펄스는 대응하는 DS-CDMA 부호의 요소의 부호에 따라 극성을 갖는다. 본 발명의 일 실시예에 따라, 도 10에 도시한 신호를 수신하였을 때, 비트 패턴 디코더(204)(도 2)은 도 11에 도시한 신호를 출력한다. 펄스 정형기(206)(도 2)는 비트 패턴 디코더(204)의 출력을 수신하며 이에 응하여 도 12에 도시한 신호를 출력한다. 소프트웨어 구현에서, 펄스 정형기(206)(도 2) 및 비트 패턴 디코더(204)(도 2)의 기능들이 프로세스 블록들(902, 904)(도 9)에 포함된다.
도 13은 본 발명의 실시예에 따라 수신기(106)(도 1)를 동작시키는 방법의흐름도를 도시한 것이다. 프로세스 블록(1300)에서 기저대 신호를 동상 및 직교 위상으로 한 것들을 샘플링하여 일련의 복소 칩 값들을 얻는다. 샘플들은 메모리에 저장되어 후에 다음 처리를 위해 읽혀질 수 있다. 프로세스 블록(1304)에서 일련의 각각의 N번째 복소 칩 값은 N번째부터 일정개수만큼 떨어진 일련의 또 다른 복소 칩 값의 복소 공액에 의해 곱하여져 칩단위로 구별하여 디코딩된(CBCDDD) 일련의 값들을 얻는다. 즉, 각각의 N번째 복소 칩 값은 (N+K)번째 복소 칩 값의 복소 공액에 의해 곱해지며, 여기서 K는 양의 혹은 음의 정수이다. 바람직하게, 일정 개수의 K는 1이므로 각각의 복소 칩 값은 일련의 이웃한 복소 칩 값의 복소 공액에 의해 곱해진다. 제1 칩부터 일정 개수만큼 떨어진 제2 칩을 확인함에 있어서는, 복소 칩 값들의 시퀀스는 일련의 1의 긴 것으로 취급될 수 있고, 혹은 대안으로 연속한 DS-CDMA 부호 길이이고, 심볼 경계에 정렬된 서브-시퀀스들이 순환 어레이들로서 취급될 수 있으며 이 경우 DS-CDMA 부호 길이이고, 심볼 경계에 정렬된 서브-시퀀스들의 양 끝에 두 개의 복소 칩 값들은 이들 중 하나의 복소 공액을 취한 후에 함께 곱해질 것이다.
프로세스 블록(1306)은 CBCDD 열로부터 연속한 심볼 길이이고 심볼이 정렬된 서브-열들을 고려하는 루프의 시작이다. 프로세스 블록(1308)에서 기준 벡터와 CBCDD 열로부터의 심볼 길이의 서브-열들 간에 내적 연산이 수행되어 내적값을 얻는다. 프로세스 블록(1310)에서 내적값은 정보 심볼을 확인하기 위해서 하나 또는 그 이상의 스칼라들과 비교된다.
프로세스 블록(1312)은 판단 블록이며, 이의 출력은 처리할 데이터가 더 있는지에 따른다. 그러하다면, 프로세스(1300)는 프로세스 블록(1306)으로 다시 루프한다. 반면 처리할 데이터가 없다면, 프로세스(1300)는 중단된다.
도 5의 흐름도(500)에 따라 동작하는 송신기를 구비한 통신 시스템에서 동작하는 수신기에 있어서, 기준 벡터는 바람직하기로는 처리 블록(508)에서 보내진 DS-CDMA 부호를 취하고 첫 번째부터 일정 개수만큼 떨어진 또 다른 요소에 의해 각 요소를 곱함으로써 얻어진 벡터와 동일한 벡터이며, 여기서 일정 개수는 프로세스 블록(1304)에서 사용된 것과 동일하다. DS-CDMA 부호의 끝에 가까운 요소들부터 일정 개수만큼 떨어진 요소들을 확인하기 위해서, 순환 어레이로서 취급할 수 있다. 프로세스 블록(1308)에서 전술한 기준 벡터를 사용하여 내적 연산이 수행될 때, 결과로 나온 내적값은 1비트를 전하기 위해 송신되었던 수신된 DS-CDMA 부호에 적용될 때 유효한 출력을 제공할 것이며 제로 비트를 나타내는 제로 신호에 대해 적용될 땐 무효한 출력을 제공할 것이다. 도 9의 흐름도(900)에 따라 동작하는 송신기를 구비한 통신 시스템에서 동작하는 수신기에 있어서, 기준 벡터는 제1 성분 벡터와 제2 성분 벡터의 벡터 합인 벡터가 바람직하며, 여기서 제1 성분 벡터는 제2 DS-CDMA 부호(프로세스 블록(902)에서 보내진)의 각각의 N번째 요소를, N번째부터 일정 개수만큼 떨어진 제1 DS-CDMA 부호의 또 다른 요소로 곱하고, 결과로 나온 벡터를 제1 계수로 곱하여 얻어지며, 제2 성분은 제2 DS-CDMA 부호(프로세스 블록(904)에서 보내진)의 각각의 N번째 요소를, N번째부터 일정 개수만큼 떨어진 제1 DS-CDMA 부호의 또 다른 요소로 곱하고, 결과로 나온 벡터를 제2 계수로 곱하여 얻어진다. 이 경우 일정 개수는 프로세스 블록(1304)에서 사용되는 일정 개수와 동일할 것이며 바람직하게는 1이다. 내적 연산이 프로세스 블록(1308)에서 수신된 데이터에 수행될 때, 내적값은 처리되는 심볼 길이의 서브-열들이 제1 DS-CDMA 부호를 포함할 때 제1 계수에 비례하고, 심볼 길이의 서브-열들이 제2 DS-CDMA 부호를 포함할 때 제2 계수에 비례할 것이다. 제1 계수는 바람직하게는 제2 계수의 음이다. 후자의 경우, 프로세스 블록(1310)에서 프로세스 블록(1308)에 의해 출력되는 내적값은 1비트와 0비트를 판별하기 위해서 0과 비교될 수 있다(즉 부호가 판정된다). 예를 들면, 도 9에 도시한 두 개의 DS-CDMA 부호 시그널링 방법을 사용하는 송신기를 구비한 통신 시스템에서 사용되는 수신기(104)(도 1, 도 4)에 있어서, 기준 벡터는 다음과 같이 도출될 수 있다. 도 11 및 도 12에 도시한 바와 같이, 1의 2진값을 갖는 데이터 비트들을 송신하는데 사용되는 제1 DS-CDMA 부호는 [-1, -1, -1, -1, -1, 1, 1, 1, -1, -1, 1, -1, -1, -1, 1, -1, 1, -1, 1, 1, 1, 1, -1, 1, 1, -1, 1, -1, -1, 1, 1]이다. 별도로 디코딩된 벡터의 j번째 요소를 얻기 위해 시퀀스의 각각의 j번째 요소를 (j-1)번째 요소로 곱하면(제1 요소에 대해선 이를 마지막 것으로 곱함) 별도로 디코딩된 제1 벡터 [-1, 1, 1, 1, 1, -1, 1, 1, -1, 1, -1, -1, 1, 1, -1, -1, -1, -1, -1, 1, 1, 1, -1, -1, 1, -1, -1, -1, 1, -1, 1]로서 얻어진다. 제2 DS-CDMA 부호가 [-1, -1, -1, -1, -1, 1, -1, -1, -1, 1, 1, 1, -1, 1, -1, 1, -1, -1, 1, -1, 1, 1, 1, 1, -1, -1, 1, 1, -1, 1, 1]이면, 제로 데이터 비트들을 전하기 위해 송신되는 부호는 동일하게 처리되어, 제2 별도로 디코딩된 벡터 [-1, 1, 1, 1, 1, -1, -1, 1, 1, -1, 1, 1, -1, -1, -1, -1, -1, 1, -1, -1, -1, 1, 1, 1, -1, 1, -1, 1, -1, -1, 1]가 얻어진다. 1의 제1계수로 제1 구별하여 디코딩된 벡터를 곱하는 것은 효과를 나타내지 않는다. 제2 구별하여 디코딩된 벡터를 -1로 곱하면, [1, -1, -1, -1, -1, 1, 1, -1, -1, 1, -1, -1, 1, 1, 1, 1, 1, -1, 1, 1, 1, -1, -1, -1, 1, -1, 1, -1, 1, 1, -1]이 나온다. 후자를 제1 구별하여 디코딩된 벡터에 더하여 기준 벡터, [0, 0, 0, 0, 0, 0, 2, 0, -2, 2, -2, -2, 2, 2, 0, 0, 0, -2, 0, 2, 2, 0, -2, -2, 2, -2, 0, -2, 2, 0, 0]가 나온다. 기준 벡터는 제1 DS-CDMA 부호를 포함하는 수신된 신호들과 제2 DS-CDMA 부호를 포함하는 것들을 판별하는데 사용될 수 있다는 것을 시사할 목적으로, 간단하게 하기 위해서, 위상(SEQ.2에서 지수 인자들에서처럼)을 제로로 가정한다. 이 후자의 가정 하에서 칩단위 복소 곱셈기(416)(도 4)의 출력은 1비트가 송신되었던 경우엔 제1 구별하여 디코딩된 벡터가 될 것이며 제로 비트가 송신되었던 경우엔 제2 구별하여 디코딩된 벡터가 될 것이다. 기준 벡터와 제1 구별하여 디코딩된 벡터 간 내적은 32이고, 기준 벡터와 제2 구별하여 디코딩된 벡터 간 내적은 -32이다. 이에 따라 전술한 바와 같이 도출된 기준 벡터를 사용하여 단일 내적을 수행함으로써, 2개의 서로 다른 DS-CDMA 부호들이 판별될 수 있다. 보다 일반적으로 후술하는 바와 같이 기준 벡터들은 2개 이상의 DS-CDMA 부호들에 근거하여 도출될 수 있고 수신된 신호들에 포함된 두 개 이상의 DS-CDMA 부호들이 판별될 수 있다.
도 14는 DS-CDMA 신호를 역확산하는 데 사용될(예를 들면, 프로세스 블록(1308)(도 13))에서 사용되는) 기준 벡터를 생성하는 프로세스(1400)의 흐름도이다. 프로세스 블록(1402)은 순차로 복수의 DS-CDMA 부호들을 처리하는 루프의시작이다. 처리된 각각의 DS-CDMA는 기준 벡터가 역확산에 사용되는 신호에 있게 될 것이다. 프로세스 블록(404)에서 각각의 DS-CDMA 부호에 대해, 칩단위 로 구별하여 디코딩된(CBCDD) DS-CDMA 부호를 얻기 위해 각각의 N번째 요소에, N번째부터 일정 개수만큼 떨어진 제2 요소를 곱한다. 곱해진 요소들을 함께 쌍으로 할 목적으로, DS-CDMA는 순환 어레이로서 취급될 수 있다. 즉 마지막 요소 다음의 요소는 제1 요소로 간주된다. 프로세스 블록(1406)에서 각각의 CBCDD DS-CDMA 부호는 성분 벡터를 얻기 위해서 다른 상수로 곱해진다. 프로세스 블록(1408)은 프로세스 블록(1402)에서 시작된 루프를 종료한다. 프로세스 블록(1410)에서, 프로세스 블록(1406)에서 얻어진 모든 성분 벡터들은 기준 벡터를 형성하기 위해 더해진 벡터이다. 프로세스 블록(1412)에서, 기준 벡터는 메모리에 저장된다. 기준 벡터는 수신기(106) 내 비휘발성 메모리에 영구적으로 저장되거나 수신기(106) 내 휘발성 메모리에 임시로 저장될 수 있음에 유의한다.
도 15는 본 발명의 대안 실시예에 따라 도 1에 도시한 수신기에 의해 수행되는 수신된 신호를 처리하는 방법의 흐름도이다. 도 15에서 CBCDD 열의 각각의 심볼 길이의 서브-열들은 이와 복수의 기준 벡터들 간의 내적을 취함으로써 분석된다. 각각의 기준 벡터는 심볼 길이의 서브-열들에서 판별할 단일의 정보 심볼에 대응한다. 예를 들면 하나는 1의 2진 값에 대응하고 다른 하나는 0의 2진 값에 대응하는 두 개의 기준 벡터들이 있을 수 있다. 대안으로서, 각각의 가능한 N 비트 패턴에 하나씩의 2N개의 기준 벡터들이 있을 수도 있을 것이다.
프로세스 블록들(1302 내지 1306)의 설명을 위해 도 13의 설명을 참조한다. 프로세스 블록(1508)은 복수의 기준 벡터들을 순차적으로 사용하는 루프의 시작이다. 프로세스 블록(1510)에서 k번째 기준 벡터와 CBCDD 열에서 j번째 심볼 길이의 서브-열들 간에 내적을 수행하여 내적값을 얻는다. 프로세스 블록(1512)에서 내적값은 임계값과 비교된다. 임계값은 루프를 통해 각각의 경로에 대해서, 즉 각각의 기준 벡터에 대해 선택될 수 있다. 내적값이 임계값을 초과하지 않는다면, 프로세스 블록(1514)에서 다음 기준 벡터가 선택되고 프로세스는 프로세스 블록(1508)으로 다시 루프된다. 내적값이 임계값을 초과한다면, 프로세스 블록(1516)에서 루프의 현재의 반복에서 테스트된 기준 벡터에 대응하는 정보 심볼(예를 들면, 비트 값 혹은 비트 패턴)의 신원이 출력된다. 프로세스 블록(1518)에서 처리할 데이터 더 있는지 판정된다. 처리할 데이터가 더 있다면, 프로세스(1520)에서 CBCDD 열의 다음 심볼 길이의 서브-열을 고려하여 출력 루프가 증분되고 프로세스는 외곽 루프(1306)의 처음으로 다시 루프된다.
도 20은 본 발명의 대안 실시예에 따라 도 1에 도시한 수신기에 의해 수행되는 수신신호를 처리하는 방법(2000)의 흐름도이다. 프로세스(1500)에서처럼 CBCDD 열의 연속한 심볼 길이의 서브-열들 간에 내적들이 수행된다. 도 20에 도시한 방법에서, 내적값들을 임계값과 비교하는 것이 아니라 기준 벡터를 사용하여 내적값이 계산되고, 가장 큰 내적값을 낸 기준 벡터에 연관된 정보 심볼의 신원이 출력된다.
프로세스 블록들(1302 내지 1306)의 설명을 위해 도 13의 설명을 참조하고프로세스 블록들(1518, 1520)의 설명을 위해 도 15의 설명을 참조한다. 프로세스 블록(2002)에서 CBCCD 열로부터 j번째 연속한 비트(혹은 심볼) 길이의 서브-열과 한 세트의 기준 벡터들 간에 내적 연산을 수행하여 한 세트의 내적값들을 얻는다. 프로세스 블록(2004)에서 가장 큰 내적값이 결정된다. 프로세스 블록(2006)에서 가장 큰 내적값을 낸 기준 벡터에 대응하는 정보 심볼(예를 들면 비트 값)이 신원이 출력된다.
도 16은 본 발명의 대안 실시예에 따라 M-ary 시그널링 방식을 실행하기 위해 송신기를 동작시키는 방법(1600)의 흐름도이다. 프로세스 블록(1602)에서 2진 데이터가 읽혀진다. 프로세스 블록(1604)은 2진 데이터의 비트들의 그룹들을 순차로 처리하기 위한 루프의 시작이다. 프로세스 블록(1608)에서 N비트들의 비트 패턴을 테이블에서 찾아 대응하는 DS-CDMA 부호를 찾는다. 위의 표 1은 이러한 테이블의 예이다. 프로세스 블록(1610)에서 대응하는 DS-CDMA가 송신된다. 프로세스 블록(1612)에서 데이터의 끝에 도달하였는지가 판정된다. 그러하다면 프로세스는 종료한다. 프로세스 블록(1614)에서 데이터의 끝에 도달하지 않았다면, 루프는 다음 N 비트들을 고려하기 위해 증분되고 프로세스는 프로세스 블록(1604)로 다시 루프된다.
도 16에 도시한 프로세스에 따라 송신된 신호는 도 15에 도시한 방법을 사용하여 수신기에서 처리될 수 있다. 대안으로, 도 13에 도시한 방법이 사용될 수 있고 기준 벡터는 도 14에 도시한 방법에 따라 발생된다. 후자의 경우 프로세스 블록(1310)(도 13)은 도 17에 상세히 한 바와 같이 실행될 수 있다.
도 17은 기준 벡터와 CBCDD 열의 동일 길이의 서브-열 간에 내적값에 근거하여 정보 심볼을 판별하기 위한 방법(1700)의 흐름도이다. 프로세스 블록(1702)에서, 예를 들면 프로세스 블록(1308)에서 계산된 후에(도 13), 내적값(DP)이 읽혀진다. 프로세스 블록(1704)에서 임계값들의 어레이가 읽혀진다. 어레이는 수신기 메모리에 저장될 수 있다. 프로세스 블록(1706)은 내적값을 임계값들에 순차적으로 비교하는 루프의 시작이다. 임계 값들은 내림차순으로 읽혀지도록 배열된다. 프로세스 블록(1708)에서 내적값은 루프의 현 반복에서 고려되는 임계값에 비교된다. 내적값이 임계값을 초과한다면 테스트되는 임계값에 대응하는 비트 패턴의 신원이 출력된다. 그렇지 않다면 프로세스 블록(1712)에서 루트 카운터는 어레이에서 다음 임계값으로의 포인트로 증분되고 프로세스는 프로세스 블록(1704)으로 다시 루프된다. 도 17에 도시한 방법에 의해서, 특정의 비트 패턴들에 대응하는 복수의 DS-CDMA 부호들 중에서 특정의 DS-CDMA 부호가 식별될 수 있다.
도 18은 송신기(104)의 하드웨어 블록도를 도시한 것이다.
송신기(104)는 예를 들면 마이크 혹은 CCD 카메라로부터의 신호를 수신할 수 있는 아날로그 신호 입력(1802)를 포함한다.
아날로그 입력(1802)은 송신기의 아날로그 디지털 변환기(1804)에 결합되고, 이 변환기는 아날로그 신호 입력으로부터 수신된 아날로그 신호를 디지털 신호로 변환한다.
송신기의 아날로그 디지털 변환기91804)는 디지털 신호 프로세스(1806)에 결합된다.
프로그램 메모리(1820), DS-CDMA 부호 메모리(1810), 및 칩 펄스형상 메모리(1808)는 신호 버스(1822)를 통해 DSP 프로세서(1806)에 결합된다. 위의 3개의 메모리들(1810, 1810, 1820)은 예를 들면 단일의 물리적 메모리, 예를 들면 플래시 메모리로서 구현될 수 있다.
프로그램 메모리(1820)는 소프트웨어를 저장하는, 컴퓨터 판독가능한 매체이고, 소프트웨어의 기능은 도 2, 도 5, 도 9, 도 16일 참조로 위에 기술하였다. DS-CDMA 부호 메모리(1810)는 DS-CDMA 부호를 저장한다. 칩 펄스 메모리는 펄스 형상의 디지털 표현을 저장한다. 펄스 형상은 제한된 주파수 대역폭을 갖도록, 규제된 대역폭 사용 제한들을 고려하여 설계된다. 칩 펄스 형상 정보는 펄스들을 발생하기 위해 펄스 정형기(206)(도 2)에 의해 사용된다.
디지털 신호 프로세서(1806)의 출력은 디지털 아날로그 변환기(1812)의 입력에 결합된다. 디지털 신호 프로세서(1806)는 디지털 펄스 형상의 표현, DS-CDMA 부호, 및 송신기의 아날로그 디지털 변환기(1804)로부터 읽은 2진 데이터 시퀀스를 기저대 신호의 디지털 표현에 결합한다. 송신에 앞서 2진 데이터에 에러 정정 부호화가 적용될 수 있다. 디지털 표현은 도 8 및 도 12에 도시한 아날로그 기저대 신호를 출력하도록 디지털 아날로그 변환기(1812)를 구동한다.
변조기(208)는 디지털 아날로그 변환기(1812)의 출력에 결합된 제1 입력을 가지며, 이로부터 아날로그 기저대 신호를 수신한다. 변조기(208)는 발진기(210)의 출력에 결합된 제2 입력을 가지며, 이로부터 반송파 주파수 신호를 수신한다. 변조기(208)는 아날로그 기저대 신호로 반송파 주파수 신호를 변조하도록 작용하며, 결과의 무선 주파수(RF)를 출력한다. 2진 위상 편이 키이 변조가 사용되는 것이 바람직하다. 직교 위상 편이 키이(QPSK) 및 오프셋 직교 위상 편이 키이(OQPSK)로 한정되는 것은 아니라 이를 포함하여, 다른 유형의 변조가 사용될 수도 있다.
증폭기(212)는 RF 신호를 수신하기 위해 변조기(208)의 출력에 결합된 입력을 포함한다.
안테나(1818)는 RF 신호를 수신하기 위해 증폭기(212)의 출력에 결합된 입력을 포함한다. 안테나(1818)는 RF 신호를 자유공간에 결합하도록 작용한다.
송신기(104)가 무선 네크워크 노드의 일부인 경우, 아날로그 데이터 입력(1802)은 다른 수신기(도시생략)로부터의 2진 데이터 시퀀스를 수신하기 위한 입력으로 대치될 것이다.
도 19는 본 발명의 바람직한 실시예에 따른 수신기(106)(도 1, 도 4)의 하드웨어 블록도이다.
안테나(1902)는 송신기(104)(도 1, 도 2, 도 18)로부터 RF 신호를 수신한다. 안테나(1902)는 수신기의 증폭기(406)에 결합된다. 수신기의 증폭기(406)는 RF 신호를 부스트하여, 제1 출력에 증폭된 RF 신호를 출력한다. 결합된 제1 출력은 RF-기저대 변환기(1906)의 제1 입력에 결합된다. 국부 발진기(410)에는 RF 기저대 변환기(1906)의 제2 입력에 결합된 출력이 제공된다. RF 기저대 변환기(1906)는 국부 발진기(410)로부터 수신된 국부 발진기 신호와 RF 신호를 혼합하여 출력에 아날로그로 된 DS-CDMA 기저대 신호(800)(도 8)를 출력한다. RF 기저대 변환기(1906)는 잡음, 수신기(106)로 보낼 것이 아닌 다른 송신에 기인한 상호간섭, 및 고주파 성분들도 출력한다.
저역 통과 필터(412)의 입력은 RF 기저대 변환기(1906)의 출력에 결합되어, 잡음 및 상호간섭과 함께 DS-CDMA 신호를 수신한다.
필터(412)의 출력은 수신기의 아날로그 디지털 변환기(1912)의 입력에 결합된다.
디지털 신호 프로세서(1914)는 수신기의 신호 버스(1920)를 통해 수신기의 아날로그 디지털 변환기(1912)의 출력에 결합된다.
프로그램들을 실행하기 위한 작업 공간으로서 사용되는 랜덤 액세스 메모리(1918) 및 컴퓨터 판독가능한 매체를 구성하는 플래시 메모리(1916) 또한 버스(1920)에 결합된다. 플래시 메모리(1916)는 본 발명에 따라 수신 신호들을 처리하는 수신기에 의해 사용되는 도 13, 도 15 및 도 17에 도시한 흐름도를 참조로 전술한 것들을 포함하는 프로그램들을 저장하는 데 사용된다. 플래시 메모리(1916)에 저장된 프로그램들은 디지털 신호 프로세스(1914)에 의해 실행된다. 플래시 메모리(1916)는 또한 기준 벡터들을 저장하는데 사용될 수 있다. 대안으로 기준 벡터들은 반송파 주파수를 사용하여 수신기(106)(예를 들면, 네트워크 노드로부터)에 송신되어 램(1918)에 저장될 수 있다.
디지털 신호 프로세서(1914)에 일체로 될 수 있는 수신기의 출력 디지털 아날로그 변환기(1922)가 결합된다. 출력 디지털 아날로그 변환기(1922)는 오디오, 비디오 혹은 이외 어떤 다른 적합한 신호일 수 있는 DS-CDMA 기저대 신호에 부호화된 정보에 근거하여 출력(1924)을 구동하는데 사용된다.
수신기(106)아 무선 네트워크 노드의 일부인 경우에, 디지털 아날로그 변환기(1922)는 없어도 되고, 출력(1924)은 2진 데이터 시퀀스를 출력하는데 사용된다.
송신기(104) 및 수신기(106)는 하나 또는 그 이상의 ASIC의 전체 혹은 일부로서 구현될 수 있다.
본 발명에 관련하여 프로그램들을 저장하기 위한 메모리로서 사용된 컴퓨터 판독가능한 메모리는 RAM과 같은 휘발성 메모리, 혹은 이를테면 통신 채널, 네트워크 회로들, 혹은 무선 통신 링크와 같은 데이터를 일시적인 상태로 포함하는 매체, 혹은 바람직하게는 플래시 메모리, 독출 전용 메모리(ROM), EPROM, EEPROM, 디스크 드라이브로 한정되는 것은 아니나 이들을 포함하는 비휘발성 메모리를 포함한다. 신호 처리 동작들을 위한 작업 공간으로서 사용되는 컴퓨터 판독가능한 매체는 RAM을 포함할 수 있다.
이 기술에 통상의 숙련된 자가 알 수 있는 바와 같이 본 발명은 하드웨어, 혹은 소프트웨어로, 혹은 하드웨어 및 소프트웨어의 조합으로 제공될 수 있을 것이다. 본 발명의 원리에 따른 시스템, 혹은 방법은 설명 혹은 청구된 개개의 기능들 혹은 단계들을 수행하는 개별 요소들 혹은 수단들, 혹은 개시 혹은 청구된 기능들 혹은 단계들 중 어느 하나의 수행을 결합하는 하나 또는 그 이상의 요소들 혹은 수단을 구비한 단일의 컴퓨터 시스템에 제공될 수 있다.
본 발명은 어떤 특정한 컴퓨터 프로그램 혹은 로직 혹은 언어로 한정되는 것이 아니며, 명령은 이 기술에 통상의 숙련된 자가 알 수 있게 되는 바와 같은 어떤이러한 적합한 프로그램, 로직, 혹은 언어, 혹은 명령들로 실시될 수 있다.
본 발명의 바람직하고 다른 실시예들을 예시 및 기술하였으나, 본 발명은 이드로 한정되지 않음이 명백할 것이다. 다음의 청구범위에 정한 본 발명의 정신 및 범위에서 일탈함이 없이 이 기술에 통상의 숙련된 자들에게 많은 수정, 변경, 변형, 대치, 및 등가물들이 발생할 것이다.

Claims (44)

  1. 직접 시퀀스 부호 분할 다중접속 송신기를 동작시키는 방법에 있어서,
    제1 값을 갖는 제1 복수의 비트들 및 제2 값을 갖는 제2 복수의 비트들을 포함하는 일련의 비트들을 판독하는 단계; 및
    상기 제1 복수의 비트들의 각각에 응답하여 제1 직접 시퀀스 부호를 선택적으로 송신하는 단계를 포함하는, 직접 시퀀스 부호 분할 다중접속 송신기 동작 방법.
  2. 제1항에 있어서,
    상기 제2 복수의 비트들의 각각에 응답하여 무선 주파수 송신을 선택적으로 중단하는 단계를 더 포함하는, 직접 시퀀스 부호 분할 다중접속 송신기 동작 방법.
  3. 제1항에 있어서,
    상기 제1 직접 시퀀스를 선택적으로 송신하는 상기 단계는
    상기 제1 직접 시퀀스 부호로 반송파 주파수(carrier frequency)를 변조하는 서브-단계를 포함하는, 직접 시퀀스 부호 분할 다중접속 송신기 동작 방법.
  4. 제3항에 있어서,
    상기 제1 직접 시퀀스 부호로 반송파 주파수를 변조하는 상기 서브-단계는
    상기 제1 직접 시퀀스 부호로 상기 반송파를 2진 위상 편이 키이(binary phase shift key) 변조하는 서브-단계를 포함하는, 직접 시퀀스 부호 분할 다중접속 송신기 동작 방법.
  5. 제3항에 있어서,
    상기 제2 복수의 비트들의 각각에 응답하여 상기 반송파 주파수의 변조를 선택적으로 중지하는 단계를 더 포함하는, 직접 시퀀스 부호 분할 다중접속 송신기 동작 방법.
  6. 제1항에 있어서,
    상기 제2 복수의 비트들의 각각에 응답하여 제2 직접 시퀀스 부호를 선택적으로 송신하는 단계를 더 포함하는, 직접 시퀀스 부호 분할 다중접속 송신기 동작 방법.
  7. 제6항에 있어서,
    상기 직접 시퀀스를 선택적으로 송신하는 상기 단계는
    상기 제2 직접 시퀀스 부호로 반송파 주파수를 변조하는 서브-단계를 포함하는, 직접 시퀀스 부호 분할 다중접속 송신기 동작 방법.
  8. 제7항에 있어서,
    상기 제2 직접 시퀀스 부호로 반송파 주파수를 변조하는 상기 서브-단계는
    상기 제2 직접 시퀀스 부호로 상기 반송파를 2진 위상 편이 키이 변조하는 서브-단계를 포함하는, 직접 시퀀스 부호 분할 다중접속 송신기 동작 방법.
  9. 직접 시퀀스 부호 분할 다중접속 수신기를 사용하여 정보를 수신하는 방법에 있어서,
    하나 또는 그 이상의 직접 시퀀스 부호들을 포함하는 제1 신호를 수신하는 단계;
    일련의 복소 칩 값들(complex chip values)을 얻기 위해 상기 신호를 샘플링하는 단계;
    구별하여 디코딩된 열을 얻기 위해서, 열의 각각의 N번째 복소 칩 값을, 상기 N번째 복소 칩 값부터 소정의 개수만큼 떨어진 열의 또 다른 복소 칩 값의 복소 공액(complex conjugate)으로 곱하는 단계;
    일련의 내적값들을 얻기 위하여, 상기 구별하여 디코딩된 열에서 선택된 복수의 비트 길이의 서브-열과 기준 벡터간에 벡터 내적(vector dot product)을 수행하는 단계; 및
    상기 일련의 내적값들의 각각을 하나 또는 그 이상의 소정의 상수들과 비교하는 단계를 포함하는, 정보 수신 방법.
  10. 제9항에 있어서,
    상기 곱하는 단계는
    상기 구별하여 디코딩된 열을 얻기 위해서, 상기 열의 각각의 N번째 복소 칩 값을, 상기 N번째 복소 칩 값에 이웃한 상기 열의 또 다른 복소 칩 값의 복소 공액으로 곱하는 서브-단계를 포함하는, 정보 수신 방법.
  11. 제9항에 있어서,
    제1 신호를 수신하는 상기 단계는
    널(nell) 기간들이 산재된 복수의 복제된 단일의 직접 시퀀스 부호로 구성된 신호를 수신하는 서브-단계를 포함하는, 정보 수신 방법.
  12. 제11항에 있어서,
    내적을 수행하는 상기 단계는
    일련의 내적값들을 얻기 위해서, 상기 구별하여 디코딩된 열에서 선택된 복수의 비트 길이 서브-열과, 상기 단일의 직접 시퀀스 부호의 각각의 N번째 요소를, 상기 N번째 요소부터 소정의 개수만큼 떨어진 상기 단일의 직접 시퀀스 부호의 또 다른 요소로 곱하여 얻어진 벡터와 같은 기준 벡터 간에 벡터 내적을 수행하는 서브-단계를 포함하는, 정보 수신 방법.
  13. 제12항에 있어서,
    상기 일련의 내적값들의 각각을 하나 또는 그 이상의 소정의 상수들과 비교하는 상기 단계는
    상기 일련의 내적값들의 각각을 제1 상수와 비교하는 서브-단계를 포함하는, 정보 수신 방법.
  14. 제9항에 있어서,
    하나 또는 그 이상의 직접 시퀀스 부호들을 포함하는 제1 신호를 수신하는 상기 단계는
    제1 직접 시퀀스 부호 및 제2 직접 시퀀스 부호를 포함하는 신호를 수신하는 서브-단계를 포함하는, 정보 수신 방법.
  15. 제14항에 있어서,
    내적을 수행하는 상기 단계는
    일련의 내적값들을 구하기 위해서, 상기 구별하여 디코딩된 열들에서 선택된 복수의 비트 길이 서브-열과, 상기 제2 직접 시퀀스 부호의 각각의 N번째 요소를, 상기 제2 직접 시퀀스 부호의 상기 N번째 요소에서 소정의 개수만큼 떨어진 상기 제2 직접 시퀀스 부호의 또 다른 요소로 곱하여 얻어진 제2 성분 벡터에서, 상기 제1 직접 시퀀스 부호의 각각의 N번째 요소를, 상기 제1 직접 시퀀스 부호의 상기 N번째 요소에서 소정의 개수만큼 떨어진 상기 제1 직접 시퀀스 부호의 또 다른 요소로 곱하여 얻어진 제1 성분 벡터를 감하여 얻어진 벡터와 실질적으로 같은 기준 벡터 간에 벡터 내적을 수행하는 서브-단계를 포함하는, 정보 수신 방법.
  16. 제15항에 있어서,
    상기 일련의 내적값들의 각각을 하나 또는 그 이상의 소정의 상수들과 비교하는 상기 단계는
    상기 일련의 내적값들 각각을 거의 제로인 상수와 비교하는 서브-단계를 포함하는, 정보 수신 방법.
  17. 제9항에 있어서,
    하나 또는 그 이상의 직접 시퀀스 부호들을 포함하는 제1 신호를 수신하는 상기 단계는
    N이 정수인 2N개의 별개의 직접 시퀀스 부호들을 포함하는 신호를 수신하는 서브-단계를 포함하는, 정보 수신 방법.
  18. 제17항에 있어서,
    2N개의 별개의 구별하여 디코딩된 벡터들을 얻기 위해서, 상기 다른 직접 시퀀스 부호의 각각의 N번째 요소를, 상기 N번째 요소에서 소정의 개수만큼 떨어진 상기 별개의 직접 시퀀스 부호의 또 다른 요소로 곱하여 각각의 별개의 직접 시퀀스 부호를 처리함으로써 얻어진 벡터와 같은 상기 기준 벡터를 얻는 단계;
    복수의 성분 벡터들을 얻기 위해서, 각각의 별개의 구별하여 디코딩된 벡터를 별개의 상수로 곱하는 단계; 및
    상기 성분 벡터들을 합하는 단계를 더 포함하는, 정보 수신 방법.
  19. 제18항에 있어서,
    상기 일련의 내적값들의 각각을 하나 또는 그 이상의 소정의 상수들과 비교하는 상기 단계는
    상기 일련의 내적값들의 각각을 복수의 별개의 상수들과 비교하는 서브-단계를 포함하는, 정보 수신 방법.
  20. 제9항에 있어서,
    하나 또는 그 이상의 직접 시퀀스 부호들을 포함하는 상기 제1 신호를 수신하는 상기 단계는
    복소 복조기 출력 신호를 얻기 위해서, 수신된 RF 신호를 동상 및 직교 복조하는 서브-단계; 및
    상기 제1 신호를 얻기 위해서, 상기 복소 복조기 출력 신호를 저역 통과 필터링하는 서브-단계를 포함하는, 정보 수신 방법.
  21. 제20항에 있어서,
    상기 저역 통과 필터링하는 상기 단계는
    상기 복조기 출력을 칩 펄스 매치 필터(chip pulse match filter)로 필터링하는 서브-단계를 포함하는, 정보 수신 방법.
  22. 제9항에 있어서,
    제1 신호를 수신하는 상기 단계는
    적어도 약 7 요소들을 갖는 직접 시퀀스 부호를 포함하는 신호를 수신하는 서브-단계를 포함하는, 정보 수신 방법.
  23. 제9항에 있어서,
    제1 신호를 수신하는 상기 단계는
    적어도 약 15 요소들을 갖는 직접 시퀀스 부호를 포함하는 신호를 수신하는 서브-단계를 포함하는, 정보 수신 방법.
  24. 직접 시퀀스 부호 분할 다중접속 송신기에 있어서,
    디코더 입력에서 제1 값을 갖는 제1 복수의 비트들과 제2 값을 갖는 제2 복수의 비트들을 포함하는 2진 데이터를 수신하고, 제1 디코더 출력에서, 상기 제1 복수의 비트들의 각각에 응답하여 제1 직접 시퀀스 부호를 선택적으로 출력하는 비트 값 디코더;
    상기 비트 값 디코더에 결합되어, 상기 제1 직접 시퀀스 부호를 수신하고, 펄스 정형기 출력에서 상기 제1 직접 시퀀스 부호를 포함하는 기저대 신호를 출력하는 펄스 정형기(pulse shaper);
    상기 펄스 정형기 출력에 결합되어, 상기 기저대 신호, 반송파 주파수 입력, 및 RF 출력을 수신하는 신호 입력을 포함하는 변조기;
    상기 변조기의 상기 반송파 주파수 입력에 결합된 소스 출력을 포함하는 반송파 주파수 소스;
    상기 변조기의 RF 출력에 결합된 안테나를 포함하는, 직접 시퀀스 부호 분할 다중접속 송신기.
  25. 제24항에 있어서,
    상기 변조기에 결합된 신호 입력, 상기 안테나에 결합된 증폭된신호 출력, 및 제어 입력을 포함하는 증폭기를 더 포함하고,
    상기 비트 값 디코더는 상기 제어 입력에 결합되어, 상기 제2 복수의 비트들에 응답하여 상기 증폭기를 선택적으로 턴 오프시키는 제2 디코더 출력을 더 포함하는, 직접 시퀀스 부호 분할 다중접속 송신기.
  26. 제24항에 있어서,
    상기 비트 값 디코더는 상기 2진 데이터를 판독하고, 상기 제1 값을 갖는 비트를 판독하였을 때만 상기 제1 직접 시퀀스 부호를 선택적으로 출력하도록 프로그램된 프로세서를 포함하는, 직접 시퀀스 부호 분할 다중접속 송신기.
  27. 제24항에 있어서,
    상기 디코더는 디코더 입력에서 제1 값을 갖는 제1 복수의 비트들과 제2 값을 갖는 제2 복수의 비트들을 포함하는 2진 데이터를 수신하고, 상기 제1 디코더 출력에서, 상기 제1 복수의 비트들의 각각에 응답하여 제1 직접 시퀀스 부호를 선택적으로 출력하고, 상기 제2 복수의 비트들의 각각에 응답하여 제2 직접 시퀀스 부호를 선택적으로 출력하는 비트 값 디코더를 포함하는, 직접 시퀀스 부호 분할 다중접속 송신기.
  28. 제27항에 있어서,
    상기 디코더는 상기 2진 데이터를 판독하고, 상기 제1 복수의 비트들의 각각을 판독하였을 때 상기 제1 직접 시퀀스 부호를 선택적으로 출력하고, 상기 제2 복수의 비트들의 각각을 판독하였을 때 상기 제2 직접 시퀀스 부호를 선택적으로 출력하도록 프로그램된 프로세서를 포함하는, 직접 시퀀스 부호 분할 다중접속 송신기.
  29. 직접 시퀀스 부호 분할 다중접속 정보 수신기에 있어서,
    복소 칩 값들의 시퀀스를 포함하는 신호를 수신하는 채널 인터페이스;
    하나 또는 그 이상의 칩단위의 구별하여 디코딩된 시퀀스들을 얻기 위해서, 상기 칩 값들의 시퀀스의 각각의 N번째 칩 값을, 상기 N번째부터 소정의 개수만큼 떨어진 상기 칩 값들의 시퀀스의 또다른 칩 값의 상기 복소 공액으로 곱하는 곱셈기;
    하나 또는 그 이상의 칩단위의 구별하여 디코딩된 시퀀스들과 하나 또는 그 이상의 기준 벡터들 간에 내적을 수행하여, 하나 또는 그 이상의 내적값들을 출력하는 내적 수행기; 및
    상기 하나 또는 그 이상의 내적값들에 기초하여 심볼들을 전하는 하나 또는 그 이상의 정보를 식별하는 판별기를 포함하는, 직접 시퀀스 부호 분할 다중접속 정보 수신기.
  30. 제29항에 있어서,
    상기 채널 인터페이스는
    RF 신호를 수신하는 안테나,
    상기 안테나에 결합되어 상기 RF 신호를 수신하고 복소 복조된 신호를 출력하는 I/Q 복조기,
    상기 복조기에 결합되어 상기 복소 복조된 신호를 수신하고 복소 기저대 신호를 출력하는 저역 통과 필터, 및
    상기 복소 칩 값들의 시퀀스를 얻기 위해서, 상기 저역 통과 필터에 결합되어, 상기 복소 기저대 신호를 샘플링하는 아날로그 디지털 변환기를 포함하는, 직접 시퀀스 부호 분할 다중접속 정보 수신기.
  31. 제29항에 있어서,
    상기 곱셈기는 상기 복소 칩 값들의 시퀀스의 각각의 N번째 복소 칩 값을,상기 N번째부터 소정 개수만큼 떨어진 상기 칩 값들의 시퀀스의 또 다른 복소 칩 값의 상기 복소 공액으로 곱하도록 프로그램된 프로세서를 포함하는, 직접 시퀀스 부호 분할 다중접속 정보 수신기.
  32. 제29항에 있어서,
    상기 내적 수행기는
    상기 하나 또는 그 이상의 칩단위의 구별하여 디코딩된 시퀀스들과 하나 또는 그 이상의 기준 벡터들 간에 하나 또는 그 이상의 내적들을 계산하여, 하나 또는 그 이상의 내적값들을 출력하도록 프로그램된 프로세서를 포함하는, 직접 시퀀스 부호 분할 다중접속 정보 수신기.
  33. 제29항에 있어서,
    상기 판별기는
    상기 하나 또는 그 이상의 내적값들을, 심볼들을 전하는 상기 하나 또는 그 이상의 정보에 연관된 하나 또는 그 이상의 상수들과 비교하는 비교기를 포함하는, 직접 시퀀스 부호 분할 다중접속 정보 수신기.
  34. 제29항에 있어서,
    상기 내적 수행기는
    상기 하나 또는 그 이상의 칩단위의 구별하여 디코딩된 시퀀스들과, 제1 정보 심볼에 연관되고 제2 정보 심볼에 연관된 제2 의사 잡음 시퀀스에 벡터로 가산된 제1 의사 잡음 시퀀스를 포함하는 기준 벡터 간에 내적을 수행하여, 하나 또는 그 이상의 내적값들을 출력하는 내적 수행기를 포함하는, 직접 시퀀스 부호 분할 다중접속 정보 수신기.
  35. 제29항에 있어서,
    상기 내적 수행기는 상기 하나 또는 그 이상의 칩단위의 구별하여 디코딩된 시퀀스들과 단일의 기준 벡터 간에 내적을 수행하여, 하나 또는 그 이상의 내적값들을 출력하는 내적 수행기를 포함하고,
    상기 판별기는 상기 하나 또는 그 이상의 내적값들의 각각을 임계값과 비교하여, 내적값이 상기 임계값을 초과하는 경우에 제1 비트값을 출력하는 비교기를 포함하는, 직접 시퀀스 부호 분할 다중접속 정보 수신기.
  36. 제29항에 있어서,
    상기 곱셈기는 하나 또는 그 이상의 칩단위의 구별하여 디코딩된 시퀀스들을 얻기 위해서, 상기 칩 값들의 시퀀스의 각각의 칩 값을, 상기 칩 값들의 시퀀스의 인접 칩 값의 상기 복소 공액으로 곱하는 곱셈기를 포함하는, 직접 시퀀스 부호 분할 다중접속 정보 수신기.
  37. 직접 시퀀스 부호 분할 다중접속 통신 시스템에 있어서,
    디코더 입력에서, 제1 값을 갖는 제1 복수의 비트들과 제2 값을 갖는 제2 복수의 비트들을 포함하는 2진 데이터를 수신하고, 디코더 출력에서, 제1 비트 패턴에 응답하여 복수의 요소들을 포함하는 제1 직접 시퀀스 부호를 선택적으로 출력하는 디코더; 및
    상기 제1 직접 시퀀스 부호를 포함하는 신호를 송신하는 제1 채널 인터페이스를 포함하는 통신 장치를 구비한 송신기; 및
    상기 제1 직접 시퀀스 부호를 포함하는 상기 신호를 수신하는 제2 채널 인터페이스;
    복소 칩 값들의 제1 시퀀스를 얻기 위해서 상기 신호를 샘플링하는 샘플러;
    하나 또는 그 이상의 칩단위의 구별하여 디코딩된 시퀀스들을 얻기 위해서, 상기 제1 칩 값들의 시퀀스의 각각의 N번째 칩 값을, 상기 N번째부터 소정의 개수만큼 떨어진 상기 제 1 칩 값들의 시퀀스의 제2 칩 값의 상기 복소 공액으로 곱하는 곱셈기;
    상기 하나 또는 그 이상의 칩단위의 구별하여 디코딩된 시퀀스들과 하나 또는 그 이상의 기준 벡터들 간에 내적을 수행하여, 하나 또는 그 이상의 내적값들을 출력하는 내적 수행기; 및
    상기 하나 또는 그 이상의 내적값들에 기초하여 심볼들을 전하는 하나 또는 그 이상의 정보를 식별하는 판별기를 포함하는 통신 장치를 구비한 수신기를 포함하는, 직접 시퀀스 부호 분할 다중접속 통신 시스템.
  38. 제37항에 있어서,
    상기 제1 채널 인터페이스는 제1 입력에서 상기 제1 직접 시퀀스 부호를 수신하여, 상기 제1 직접 시퀀스 부호를 포함하는 기저대 신호를 출력하는 펄스 정형기;
    상기 펄스 정형기 출력에 결합되어, 상기 기저대 신호, 반송파 주파수 입력, 및 RF 출력을 수신하는 변조기;
    상기 변조기의 상기 반송파 주파수 입력에 결합된 반송파 주파수 소스;
    상기 변조기의 RF 출력에 결합된 입력, 및 증폭기 출력을 갖는 증폭기; 및
    상기 증폭기 출력에 결합된 안테나를 포함하는, 직접 시퀀스 부호 분할 다중접속 통신 시스템.
  39. 제37항에 있어서,
    상기 디코더는 디코더 입력에서, 제1 값을 갖는 제1 복수의 비트들과 제2 값을 갖는 제2 복수의 비트들을 포함하는 2진 데이터를 수신하고, 제1 비트 패턴에 응답하여 상기 제1 직접 시퀀스 부호를 선택적으로 출력하고, 제2 비트 패턴에 응답하여 제2 직접 시퀀스 부호를 선택적으로 출력하는, 통신 시스템.
  40. 역확산 부호가 위에 저장된 컴퓨터 판독가능한 매체에 있어서,
    제1 정보 심볼을 나타내는데 사용되는 제1 의사 잡음 수의 구별하여 디코딩된 버전; 및
    제2 정보 심볼을 나타내는데 사용되는 제2 의사 잡음 수의 구별하여 디코딩된 버전의 벡터 합을 포함하는, 컴퓨터 판독가능한 매체.
  41. 반송파로 구현되는 역확산 부호에 있어서,
    제1 정보 심볼을 나타내는데 사용되는 제1 의사 잡음 수의 구별하게 디코딩된 버전; 및
    제2 정보 심볼을 나타내는데 사용되는 제2 의사 잡음 수의 구별하여 디코딩된 버전의 벡터 합을 포함하는, 역확산 부호.
  42. 직접 시퀀스 부호 분할 다중접속 송신기를 동작시키는 프로그래밍 명령들을 갖는 컴퓨터 판독가능한 매체에 있어서,
    제1 값을 갖는 제1 복수의 비트들 및 제2 값을 갖는 제2 복수의 비트들을 포함하는 일련의 비트들을 판독하고;
    상기 제1 복수의 비트들의 각각에 응답하여 제1 직접 시퀀스 부호를 선택적으로 송신하는 프로르래밍 명령들을 포함하는, 컴퓨터 판독가능한 매체.
  43. 제42항에 있어서,
    상기 제2 복수의 비트들의 각각에 응답하여 무선 주파수 송신을 선택적으로 중단하는 프로그래밍 명령들을 더 포함하는, 컴퓨터 판독가능한 매체.
  44. 직접 시퀀스 부호 분할 다중접속 수신기를 동작시키는 프로그래밍 명령들을 갖는 컴퓨터 판독가능한 매체에 있어서,
    일련의 복소 칩 값들을 판독하고;
    구별하여 디코딩된 열들을 얻기 위해서, 상기 열의 각각의 N번째 복소 칩 값을, N번째 복소 칩 값에서 소정의 개수만큼 떨어진 상기 열의 또 다른 복소 칩 값의 복소 공액으로 곱하고;
    일련의 내적값들을 얻기 위해서, 상기 구별하여 디코딩된 열에서 복수의 비트 길이의 서브-열과 기준 벡터 간에 벡터 내적을 수행하고;
    상기 일련의 내적값들의 각각을 하나 또는 그 이상의 소정의 상수들과 비교하는 프로그래밍 명령들을 포함하는, 컴퓨터 판독가능한 매체.
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