KR20030073830A - 반화소 움직임 보상을 위한 프레임 메모리 할당방법 - Google Patents

반화소 움직임 보상을 위한 프레임 메모리 할당방법 Download PDF

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Abstract

본 발명은 엠팩(MPEG : Moving Picture Expert Group) 복호기의 반화소 움직임 보상시 참조 영상을 프레임 메모리(Frame Memory)로부터 읽고 쓰는 과정에서 발생하는 불필요한 클록(Clock) 수를 줄이기 위한 반화소 움직임 보상을 위한 프레임 메모리 할당 방법에 관한 것으로, 2n×2n블록의 반화소 움직임 보상을 위한 (2n+1)×(2n+1) 픽셀로 구성된 참조 영상에 접근하는 방법에 있어서, 버스트 랭스(Burst Length)를 2n으로 설정한 후, 상기 참조 영상의 좌측 (2n+1)×2n픽셀은 데이터 클록 사이클을 2n으로 하여 2n+1개의 행에 접근하고, 상기 참조 영상 우측 상부의 2n×1 픽셀은 상기 참조 영상을 트랜스포즈(Transpose)한 프레임 메모리를 추가로 할당한 후, 상기 프레임 메모리 좌측 하부의 1×2n픽셀을 데이터 클록 사이클 2n으로 하여 1개의 행에 접근하고, 상기 참조 영상의 우측 하부의 1×1 픽셀은 데이터 클록 사이클을 2n으로 하여 접근하는 것을 특징으로 한다.

Description

반화소 움직임 보상을 위한 프레임 메모리 할당방법{Method for Assigning Frame Memory to Compensate Movement of Half-Pel}
본 발명은 영상 복호화기(Video Decoder)의 반화소 움직임 보상에 관한 것으로 특히, 참조영상을 프레임 메모리(Frame Memory)로부터 읽고 쓰는 과정에서 발생하는 불필요한 클록 사이클(Clock Cycle) 수를 줄이기 위한 반화소 움직임 보상을 위한 프레임 메모리 할당 방법에 관한 것이다.
일반적으로 동영상 압축 방법으로, 특히 MPEG(Moving Picture Expert Group) 영상 압축 기법의 시간 방향의 중복성은 이동 보상형 예측기법(Motion Compensation Prediction)으로 제거하며, 이동보상 예측을 위한 움직임 추정과 보상은 현재 입력되는 영상의 기준 매크로 블록과 과거 영상의 검색 영역 내에서 기준 매크로 블록과의 각 대응 매크로 블록을 비교하여 각 화소의 차이를 구하고, 그 중 가장 작은 값을 가지는 대응 매크로 블록에 대한 상대적인 위치를 움직임 벡터(MV : Movement Vector)로 생성한다.
움직임 벡터를 추정하는 과정은 정화소(Inter-Pel) 단위의 움직임 벡터(MV)를 추정하는 단계와, 반화소(Half-Pel) 단위의 움직임 벡터(MV)를 추정하는 과정으로 이루어진다.
도 1은 반화소 보상의 원리를 설명하기 위한 도면으로서, 움직임 보상은 예측화소의 위치가 두 화소 사이이면 2 화소치의 반올림 평균, 4 화소 사이이면 4 화소치의 반올림 평균으로서 간단하다. 즉, 본체의 정수 단위의 화소(정화소) A와 B 사이의 예측화소 α=, 정화소 A와 C 사이의 예측화소 β=, 정화소 A와 B와 C와 D의 예측화소, 정화소 B와 D 사이의 예측화소 δ=, 정화소 C와 D 사이의 예측화소 ε=에 각각 해당된다.
도 2는 8×8 픽셀 블록 및 8×8 픽셀 블록의 반화소 움직임 보상을 위해 필요한 참조 영상을 나타낸 도면으로, 상술된 반화소 움직임 보상 원리에 의하면 8×8 픽셀 블록의 움직임 보상을 위해 필요한 참조영상의 크기는 9×9 이다.
상기 도면 우측의 움직임이 보상된 8×8 픽셀 블록에서, 픽셀 E는 도면 좌측 참조 영상의 픽셀 A, B, C, D로부터 얻어진 것으로, 이때, 가능한 E값은 A,,,이다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 반화소 움직임 보상을 위한 프레임 메모리 할당 방법을 설명하면 다음과 같다.
도 3은 종래 기술에 따른 프레임 메모리 할당 방법을 설명하기 위한 도면이고, 도 4는 종래 기술에 따른 프레임 메모리 접근 타이밍도이다.
종래 기술에 따른 8×8 픽셀 블록의 반화소 움직임 보상을 위한 프레임 메모리 할당 방법은 우선, 버스트 랭스(BL : Burst Length)값을 16으로 모드 레지스터 셋(MRS : Mode Register Set)을 수행한다.
즉, 하나의 CASB(Column Address Strobe Bar) 클록 사이클(clock cycle) 및 RASB(Row Address Strobe Bar) 클록 사이클 동안에 같은 워드라인(W/L)에 붙어 있는 픽셀(Pixel)을 16개 단위로 읽을 수 있도록 설정한다.
여기서, 상기 버스트 랭스(BL) 값을 16으로 하는 이유는 상기 8×8 픽셀 블록의 반화소 움직임 보상을 위한 참조 영상의 크기가 9×9이기 때문에 참조 영상의 어느 한 행의 데이터를 읽기 위해서는 최소한 9개 이상의 데이터 클록 사이클(DATA clock cycle)이 필요하기 때문이다.
따라서, 상기 16 버스트 랭스 동안에 9×9 픽셀 블록 중 하나의 행의 9개의 픽셀 데이터가 전송되게 된다.
이와 같은 참조 영상은 도 3의 프레임 메모리 M1 영역에 나타나 있다.
상기 프레임 메모리 M1 영역의 첫 번째 행(a1∼a9)에 접근하기 위해서 필요한 클록 사이클(Clock Cycle) 수는 RASB(Row Address Strobe Bar) 클록 사이클(RASB cycle), CASB(Column Address Strobe Bar) 클록 사이클 그리고, 상기 버스트 랭스(BL)에 따른 16 데이터 클록 사이클(DATA clock cycle)이 필요하다.
즉, 도 4에 도시된 바와 같이 첫 번 째 행에 접근하기 위해 필요한 클록 사이클 수 = RASB cycle(1) + CASB cycle(1) + DATA cycle(16)이다. 따라서, 프레임 메모리의 하나의 행에 대하여 18개의 클록 사이클이 필요로 되며, 9×9의 전체 참조영상에 접근하기 위해서는 18×9(162)개의 클록 사이클이 요구된다.
그러나, 실제 참조 영상에 의한 픽셀 수는 16이 아니라 9이므로 하나의 행에 대한 16개의 데이터 클록 사이클(DATA clock cycle) 중 7 클록 사이클은 버려지게 된다. 따라서, 전체 참조 영상에 대해서는 7×9(63)개의 클록 사이클이 버려지게 되는 것이다.
그러나, 상기와 같은 종래의 반화소 움직임 보상을 위한 프레임 메모리 할당 방법은 각 행을 읽는 동안에 7개의 클록 사이클이 버려지기 때문에 프레임 메모리가 아무런 목적 없이 엠팩 복호기의 움직임 보상단에 의해 점유되게 되므로 빠른 속도가 요구되는 엠팩 복호기의 속도를 저하시키는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 참조영상을 프레임 메모리로부터 읽고 쓰는 과정에서 불필요한 메모리 클록 사이클 수를 줄이어 엠펙 복호기의 속도를 향상시킬 수 있는 반화소 움직임 보상을 위한 프레임 메모리 할당 방법을 제공하는데 그 목적이 있다.
도 1은 반화소 보상의 원리를 설명하기 위한 도면
도 2는 8×8 픽셀 블록 및 8×8 픽셀 블록의 반화소 움직임 보상을 위해 필요한 참조 영상을 나타낸 도면
도 3은 종래 기술에 따른 프레임 메모리 할당 방법을 설명하기 위한 도면
도 4는 종래 기술에 따른 프레임 메모리 접근 타이밍도
도 5는 본 발명의 실시예에 따른 프레임 메모리 할당 방법을 설명하기 위한 참조영상을 나타낸 도면
도 6a 내지 도 6c는 본 발명의 실시예에 따른 프레임 메모리 접근 타이밍도
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반화소 움직임 보상을 위한 프레임 메모리 할당 방법은 2n×2n블록의 반화소 움직임 보상을 위한 (2n+1)×(2n+1) 픽셀로 구성된 참조 영상에 접근하는 방법에 있어서, 버스트 랭스(Burst Length)를 2n으로 설정한 후, 상기 참조 영상의 좌측 (2n+1)×2n픽셀은 데이터 클록 사이클을 2n으로 하여 2n+1개의 행에 접근하고, 상기 참조 영상 우측 상부의 2n×1 픽셀은 상기 참조 영상을 트랜스포즈(Transpose)한 프레임 메모리를 추가로 할당한 후, 상기 프레임 메모리 좌측 하부의 1×2n픽셀을 데이터 클록 사이클 2n으로 하여 1개의 행에 접근하고, 상기 참조 영상의 우측 하부의 1×1 픽셀은 데이터 클록 사이클을 2n으로 하여 접근하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반화소 움직임 보상을 위한 프레임 메모리 할당 방법을 설명하면 다음과 같다.
도 5는 본 발명의 실시예에 따른 프레임 메모리 할당 방법을 설명하기 위한 참조영상을 나타낸 도면이고, 도 6a 내지 도 6c는 본 발명의 실시예에 따른 프레임 메모리 접근 타이밍도이다.
본 발명에 따른 프레임 메모리 할당 방법은 프레임 메모리 M1과, 이 프레임 메모리 M1을 트랜스포즈(Transpose)시킨 프레임 메모리 M2를 이용하여 프레임 메모리에 접근하기 위해 요구되는 클록 사이클 수를 줄이기 위한 것으로, 이를 수행하기 위해서는 우선, 버스트 랭스(BL) 값을 8로 MRS(Mode Register Set)한다.
즉, 하나의 CASB 클록 사이클 및 RASB 클록 사이클 동안에 같은 워드 라인(W/L)에 붙어 있는 픽셀(Pixel)을 8개 단위로 읽을 수 있도록 설정한다.
이어, 도 5에 도시된 프레임 메모리 M1 영역의 좌측에 점선으로 된 박스(Box) 내부의 9×8 픽셀에 대한 프레임 메모리 접근을 실시한다.
즉, 하나의 CASB 클록 사이클 및 RASB 클록 사이클 동안에 프레임 메모리 M1 영역의 좌측 9×8 픽셀을 행 단위로 읽는다.
따라서, 하나의 행, 예를들어, 프레임 메모리 M1 영역의 좌측 9×8 픽셀에서 첫 번째 행 a1~a8을 읽기 위해서는 CASB 클록 사이클(1)+ RASB 클록 사이클(1)+ 데이터 클록 사이클(8)의 총 10개의 클록 사이클이 필요하며, 따라서, 상기 프레임 메모리 M1 영역의 좌측 9×8 픽셀의 9개의 행에 접근하기 위해서는 10×9개의 데이터 사이클이 필요하다.
상기 과정에서 프레임 메모리 M1 영역의 우측 9×1 픽셀(a9, b9, … , i9)에 대한 접근은 이루어지지 않는다.
이어, 상기에서 접근되지 못한 픽셀에 접근하기 위하여 프레임 메모리 M1을 트랜스포즈(Transpose)시키어 프레임 메모리 M2 영역을 구한 후에, 프레임 메모리 M2의 좌측 아래의 점선으로 된 박스 내부의 1×8 픽셀에 대한 접근을 실시한다.
도 6b에 도시된 바와 같이, 하나의 RASB 클록 사이클과 CASB 클록 사이클 동안에 a9, b9,…, h9 픽셀에 접근한다.
이때 필요한 클록 사이클 수는 RASB 클록 사이클(1)+ CASB 클록 사이클(1) + 데이터 클록 사이클(8)로 총 10개이다.
이어, 나머지 하나의 픽셀인 프레임 메모리 M1 영역 우측 하부의 픽셀 i9에 접근하기 위해서는 도 6c에 도시된 바와 같이, CABS 클록 사이클(1)+ RASB 클록 사이클(1) + 데이터 클록 사이클(8)의 총 10개의 클록 사이클이 사용된다.
상기 버스트 랭스(BL)가 8로 설정되어 있기 때문에, 상기 픽셀 1개에 접근하는 경우에 필요한 데이터 클록 사이클 수는 1개가 아니라 8개인 것이다.
따라서, 본 발명에 따른 9×9 픽셀을 가져오는데 필요한 클록 사이클 수는 10×9 + 10 + 10으로 총 110개이다.
이는 종래의 162개의 클록 사이클에 비해 52개의 클록 사이클 수가 줄어든 수치이다.
상기와 같은 본 발명의 반화소 움직임 보상을 위한 프레임 메모리 할당 방법은 종래에 비하여 50개 이상의 클록 사이클 수를 줄일 수 있으므로, 엠팩(MPEG) 복호화기의 속도를 향상시킬 수 있는 효과가 있다.

Claims (2)

  1. 2n×2n블록의 반화소 움직임 보상을 위한 (2n+1)×(2n+1) 픽셀로 구성된 참조 영상에 접근하는 방법에 있어서,
    버스트 랭스(Burst Length)를 2n으로 설정한 후,
    상기 참조 영상의 좌측 (2n+1)×2n픽셀은 데이터 클록 사이클을 2n으로 하여 2n+1개의 행에 접근하고,
    상기 참조 영상 우측 상부의 2n×1 픽셀은 상기 참조 영상을 트랜스포즈(Transpose)한 프레임 메모리를 추가로 할당한 후, 상기 프레임 메모리 좌측 하부의 1×2n픽셀을 데이터 클록 사이클 2n으로 하여 1개의 행에 접근하고,
    상기 참조 영상의 우측 하부의 1×1 픽셀은 데이터 클록 사이클을 2n으로 하여 접근하는 것을 특징으로 하는 반화소 움직임 보상을 위한 프레임 메모리 할당 방법.
  2. 제 1항에 있어서, 상기 참조 영상의 좌측 (2n+1)×2n픽셀에 접근하기 위해 필요한 클록 사이클 수는 [CASB 클록 사이클(1) + RASB 클록 사이클(1) + DATA 클록 사이클(2n)]×(2n+1)개이고, 상기 프레임 메모리 좌측 하부 1×2n픽셀에 접근하기 위해 필요한 클록 사이클 수는 [CASB 클록 사이클(1)+RASB 클록 사이클(1)+DATA 클록 사이클(2n)]개 이며, 상기 참조영상의 우측 하부 1×1 픽셀에 접근하기 위해 필요한 클록 사이클 수는 [CASB 클록 사이클(1)+RASB 클록 사이클(1)+DATA 클록 사이클(2n)]개인 것을 특징으로 하는 반화소 움직임 보상을 위한 프레임 메모리 할당 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100581077B1 (ko) * 2003-12-26 2006-05-22 한국전자통신연구원 영상 복호기에서의 영상 복호를 위한 매크로블록 복호정보저장 방법
KR100763914B1 (ko) * 2006-05-10 2007-10-05 삼성전자주식회사 고속의 메모리 액세스를 위한 화상 데이터 저장방법 및장치

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100275427B1 (ko) * 1994-03-24 2000-12-15 데니스 피셸 Ram과의 인터페이스 방법 및 장치
KR100255795B1 (ko) * 1997-08-29 2000-05-01 전주범 프레임 메모리에 있어서 반화소를 가진 예측 매크로블록에 대한어드레스 발생시 기준 포인트 보상방법
JPH11339005A (ja) * 1998-05-22 1999-12-10 Sony Corp 画像処理装置ならびに特殊効果装置、および画像処理方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100581077B1 (ko) * 2003-12-26 2006-05-22 한국전자통신연구원 영상 복호기에서의 영상 복호를 위한 매크로블록 복호정보저장 방법
KR100763914B1 (ko) * 2006-05-10 2007-10-05 삼성전자주식회사 고속의 메모리 액세스를 위한 화상 데이터 저장방법 및장치

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