KR20030071043A - 타이밍 복원 장치 - Google Patents

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Abstract

수신된 데이터로부터 심볼 클럭을 복구하는 타이밍 복원 장치에 관한 것으로서, 특히 두 심볼 샘플간의 차 신호와 중간 샘플을 곱한 후 상기 곱셈 결과로부터 부호만을 추출하여 타이밍 에러로 출력함으로써, 타이밍 에러에 대해 매우 큰 평균 이득을 가지므로 타이밍 에러를 포착하는 시간을 단축할 수 있다. 특히 0dB 고스트가 존재하는 경우에도 매우 큰 평균 이득이 얻어지므로 빠른 시간 안에 타이밍 오프셋을 포착할 수 있다.

Description

타이밍 복원 장치{Timing recovery Apparatus}
본 발명은 디지털 TV 수신기에 관한 것으로서, 특히 수신된 데이터로부터 심볼 클럭을 복구하는 타이밍 복원 장치에 관한 것이다.
디지털 TV와 같은 수신측에서 수신된 데이터를 복원하기 위해서는 송신시에 사용된 것과 같은 클럭을 생성하여야 한다. 이 역할을 수행하는 부분이 타이밍 복원(Timing Recovery)부이다. 즉, 타이밍 복원부는 심볼 열의 클럭을 재생하는 것이며, 타이밍 복원의 목표는 수신된 데이터 열에 근거하여 수신기에서의 심볼 천이 시점을 올바르고 정확하게 추정하는데 있다.
이러한 타이밍 복원부는 일반적으로 디지털 TV 수신기의 기저대역에 위치하여 후단의 반송파 복구부와 채널 등화기에 동기화된 심볼 데이터를 전달한다.
도 1은 이러한 타이밍 복원부의 일 예를 보인 일반적인 구성 블록도로서, 재샘플부(100)의 출력에서 일정 대역만을 통과시키는 프리 필터(pre filter)(101a), 상기 프리 필터(101a)의 출력으로부터 타이밍 에러를 구하는 타이밍 에러 검출부(101b), 상기 타이밍 에러에 관한 정보중 저대역 신호 성분만을 통과시키는 루프 필터(101c), 및 상기 타이밍 에러의 저대역 성분에 따라 출력 주파수를 변환시켜 상기 재샘플부(100)의 샘플링 타이밍을 조절하는 수치제어발진기(Numerically Controlled Oscillator ; NCO)(101d)로 구성된다.
즉, 상기 재샘플부(100)의 출력은 타이밍 복원부(101)의 프리 필터(101a)로 입력되고, 상기 프리 필터(101a)는 타이밍 정보를 구할 수 있는 스펙트럼의 에지 부분만을 통과시켜 타이밍 에러 검출부(101b)로 출력한다.
상기 타이밍 에러 검출부(101b)는 상기 프리 필터(101a)를 통과한 심볼 샘플들로부터 타이밍 에러에 관한 정보를 추출한다.
도 2는 상기 타이밍 에러 검출부(101b)의 일 실시예를 보인 상세 블록도로서, 가드너(Gardner) 방식을 이용하여 타이밍 에러를 검출하는 경우이다.
도 2를 보면, 프리 필터(101a)에서 필터링된 심볼은 지연기(201)와 감산기(203)로 출력된다. 상기 지연기(201)는 입력 심볼을 1클럭 지연시켜 다음단의 지연기(202)로 출력함과 동시에 곱셈기(204)로 출력한다. 상기 지연기(202)는 1 클럭 지연된 심볼을 다시 1 클럭 지연시켜 감산기(203)로 출력한다. 상기 감산기(203)는 2클럭 지연된 심볼과 입력 심볼과의 차를 곱셈기(204)로 출력한다. 상기 곱셈기(204)는 상기 지연기(201)의 출력과 감산기(203)의 출력을 곱하여 루프 필터(101c)로 출력한다.
즉, 상기 '가드너 방식'은 타이밍 복원에 세그먼트 동기 신호를 이용하지 않고 일반 데이터 심볼을 이용하는 방법으로, 하기의 수학식 1은 상기된 도 2를 수식으로 표현한 것이다.
즉, 도 2의 가드너 방식은 두 개의 심볼 샘플과 하나의 중간 샘플을 이용하여 타이밍 에러를 구한다.
도 3은 상기 타이밍 에러 검출부(101b)의 다른 실시예를 보인 상세 블록도로서, 수정된 가드너(Modified Gardner) 방식을 이용하여 타이밍 에러를 검출하는 경우이다.
즉, 두 개의 심볼 샘플의 부호만을 추출한 후 상기 두 부호의 차 값에 중간 샘플을 곱하여 타이밍 에러를 검출하는 것이다.
도 3을 보면, 프리 필터(101a)에서 필터링된 심볼은 지연기(301)와 부호 추출기(304)로 출력된다. 상기 지연기(301)는 입력 심볼을 1클럭 지연시켜 다음단의 지연기(302)로 출력함과 동시에 곱셈기(306)로 출력한다. 상기 지연기(302)는 1 클럭 지연된 심볼을 다시 1 클럭 지연시켜 부호 추출기(303)로 출력한다. 상기 부호 추출기(303)는 지연기(303)에서 출력되는 심볼 샘플의 부호를 추출하여 감산기(305)로 출력하고, 상기 부호 추출기(304)는 상기 입력 심볼 샘플의 부호를 추출하여 감산기(305)로 출력한다. 상기 감산기(305)는 2클럭 지연된 심볼 샘플의부호와 입력 심볼 샘플의 부호와의 차를 곱셈기(306)로 출력한다. 상기 곱셈기(306)는 상기 지연기(301)의 출력과 감산기(305)의 출력을 곱하여 루프 필터(101c)로 출력한다.
상기 수정된 가드너 방식은 두 개의 심볼 샘플의 부호를 구하여 타이밍 에러를 구하는 방식으로, 하기의 수학식 2는 상기된 도 3을 수식으로 표현한 것이다.
상기 루프 필터(101c)는 도 2 또는 도 3과 같은 타이밍 에러 검출부(101b)에서 추출된 타이밍 에러 정보 중 저대역 신호 성분만을 필터링하여 NCO(101d)로 출력한다. 상기 NCO(101d)는 상기 타이밍 에러 정보의 저대역 성분에 따라 출력 주파수를 변환시켜 상기 재샘플부(100)의 샘플링 타이밍을 조절한다.
이때, 상기 재샘플부(100)의 출력은 채널 등화기와 반송파 복구부로 출력된다.
즉, 타이밍 복원의 수렴 특성은 후단의 반송파 복구부와 채널 등화기의 수렴 특성에 영향을 주게 된다. 그러므로, 타이밍 복원부의 수렴 특성은 초기 동기 포착과 수렴 후 적은 잡음 특성이 요구된다.
이때, 큰 타이밍 오프셋에 대한 빠른 동기 포착을 위해서는 타이밍 에러 검출기의 평균 이득(즉, S-커브)이 커야하며, 타이밍 복원 루프의 루프 대역폭(Loop Bandwidth)이 넓어야 한다. 특히, 0dB에 가까운 고스트에 대해서도 빠른 동기 포착을 위해서는 타이밍 에러 검출기의 평균 이득 특성이 매우 중요하다.
도 2와 같은 가드너 방식을 이용한 타이밍 에러 검출기는 주로 BPSK/QPSK 변조 방식을 위한 타이밍 에러 추출 알고리즘으로서, 포착과 추적의 어느 동작 모드에서도 유효하며, 의사 결정 궤환 방식(Decision Direct)이 아니므로 기본적으로 반송파 복구에 독립적으로 작용할 수 있다. 그리하여 반송파 복구가 완료되지 않은 상태 즉, 위상 에러가 존재하는 경우에도 타이밍 에러 검출 특성에 의하여 위상 에러가 소거된다. 즉, 반송파 복구부로부터의 효과가 무시됨으로써, 반송파 복구부와 병행하여 타이밍 포착이 진행되는 장점이 있다. 하지만, 이러한 가드너 방식은 1dB 크기의 고스트가 존재하는 경우 타이밍 에러 검출기의 평균 이득(S-커브)이 거의 0에 가까워지므로 타이밍 복원부는 타이밍 오프셋을 포착하지 못하는 문제점을 갖고 있다.
한편, 상기된 도 3과 같은 수정된 가드너 방식을 이용한 타이밍 에러 검출기는 1dB 크기의 고스트 신호가 존재하는 경우에도 타이밍 오프셋을 포착할 수 있도록 개선된 효과를 보여주지만, 타이밍 에러 검출기의 평균 이득(S-커브)이 상당히 작기 때문에 타이밍 에러를 포착하는데 오랜 시간이 소요되며, 0dB 크기의 고스트가 존재하는 경우에는 전혀 타이밍 에러를 포착하지 못하는 문제점을 갖고 있다.
또한, 상기된 도 2, 도 3과 같은 타이밍 에러 검출기에서 검출된 타이밍 에러는 데이터 형이므로 루프 필터(101c)의 루프 필터 대역폭은 상수가 아니라 변수로 정의된다. 따라서, 이러한 변수들을 선택 출력하기 위해 곱셈기가 요구되므로 하드웨어 구성이 복잡해지는 단점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 0dB 고스트 신호가 존재하는 경우에도 타이밍 에러 검출기의 평균 이득이 빠른 시간에 타이밍 오프셋을 포착하도록 하는 타이밍 복원 장치를 제공함에 있다.
본 발명의 다른 목적은 두 개의 심볼 샘플의 차값에 중간 샘플을 곱한 후 곱셈 결과로부터 부호를 추출하여 타이밍 에러를 포착하는 타이밍 복원 장치를 제공함에 있다.
도 1은 일반적인 타이밍 복원 장치의 구성 블록도
도 2는 도 1의 타이밍 에러 검출기의 일 실시예를 보인 구성 블록도
도 3은 도 1의 타이밍 에러 검출기의 다른 실시예를 보인 구성 블록도
도 4는 본 발명에 따른 타이밍 복원 장치 중 I 신호를 이용한 타이밍 에러 검출기의 일 실시예를 보인 구성 블록도
도 5는 본 발명에 따른 타이밍 복원 장치 중 I,Q 신호를 이용한 타이밍 에러 검출기의 일 실시예를 보인 구성 블록도
도 6은 본 발명에 따른 타이밍 복원 장치 중 루프 필터의 상세 블록도
도 7은 고스트가 없는 경우, 타이밍 에러 검출기들의 평균 이득을 비교한 실험 그래프
도 8은 0dB 고스트가 존재하는 경우, 타이밍 에러 검출기들의 평균 이득을 비교한 실험 그래프
도면의 주요부분에 대한 부호의 설명
101 : 타이밍 복원부101a : 프리 필터
101b : 타이밍 에러 검출기101c : 루프 필터
101d : NCO401,402 : 지연기
403 : 가산기404 : 곱셈기
405 : 부호 추출기
상기와 같은 목적을 달성하기 위한 본 발명에 따른 타이밍 복원 장치는, 현재 심볼들의 타이밍 에러를 입력받아 디지털화된 신호와 신호 사이의 에러를 줄이는 방향으로 보간을 하는 재샘플부의 출력으로부터 스펙트럼의 에지 부분만을 통과시키는 프리 필터와, 상기 프리 필터를 통과한 두 개의 심볼 샘플의 차 값에 하나의 중간 샘플을 곱한 후 상기 곱셈 결과로부터 부호를 추출하여 타이밍 에러에 관한 정보로 출력하는 타이밍 에러 검출부와, 상기 타이밍 에러 검출부에서 출력되는 타이밍 에러 정보 중 저대역 신호 성분만을 필터링하는 루프 필터와, 상기 타이밍 에러 정보의 저대역 성분에 따라 출력 주파수를 변환시켜 상기 재샘플부의 샘플링 타이밍을 조절하는 NCO로 구성되는 것을 특징으로 한다.
상기 루프 필터는 상기 타이밍 에러 검출부에서 검출된 극성형 타이밍 에러의 방향에 따라 미리 계산된 양 또는 음의 대역폭 값을 누적하여 출력하는 것을 특징으로 한다.
본 발명의 다른 목적, 특징 및 잇점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
본 발명은 두 개의 심볼 샘플의 차값에 중간 샘플을 곱한 후 곱셈 결과로부터 부호를 추출하고 상기 추출된 부호를 타이밍 에러 값으로 하는데 있다.
이를 수식으로 전개하면 하기의 수학식 3과 같다.
도 4는 상기된 수학식 3을 하드웨어로 구현한 것이다. 즉, 도 4는 본 발명에 따른 타이밍 복원 장치 중 타이밍 에러 검출기의 상세 블록도이다.
도 4를 보면, 입력 심볼 샘플을 1 클럭 지연시키는 제 1 지연기(401), 상기 제 1 지연기의 출력을 다시 1 클럭 지연시키는 제 2 지연기(402), 상기 입력 심볼 샘플과 상기 제 2 지연기(402)에서 출력되는 심볼 샘플과의 차를 출력하는 감산기(403), 상기 제 1 지연기(401)의 출력과 상기 감산기(403)의 출력을 곱하는 곱셈기(404), 및 상기 곱셈기(404)의 출력으로부터 부호만을 추출하여 타이밍 에러 값으로 출력하는 부호 추출기(405)로 구성된다.
이와 같이 구성된 본 발명에서 재샘플부(100)의 출력은 타이밍 복원부(101)의 프리 필터(101a)로 입력되고, 상기 프리 필터(101a)는 타이밍 정보를 구할 수 있는 스펙트럼의 에지 부분만을 통과시켜 타이밍 에러 검출부(101b)로 출력한다.
상기 타이밍 에러 검출부(101b)의 제 1 지연기(401)는 입력 심볼 샘플을 1클럭 지연시켜 제 2 지연기(402)로 출력함과 동시에 곱셈기(404)로 출력한다. 상기 제 2 지연기(402)는 1 클럭 지연된 심볼을 다시 1 클럭 지연시켜 감산기(403)로 출력한다. 상기 감산기(403)는 입력 심볼 샘플과 2클럭 지연된 심볼 샘플과의 차 값을 구하여 곱셈기(404)로 출력한다. 상기 곱셈기(404)는 상기 제 1 지연기(401)에서 출력되는 중간 샘플값과 상기 감산기(403)에서 출력되는 두 심볼 샘플의 차 값을 곱하여 부호 추출기(405)로 출력한다. 상기 부호 추출기(405)는 상기 곱셈기(404)의 출력으로부터 부호만을 추출한 후 추출된 부호를 타이밍 에러로 하여 루프 필터(101c)로 출력한다.
즉, 상기 부호 추출기(405)에서 출력되는 타이밍 에러값은 -1,0,+1 중의 어느 하나 값을 갖는다.
도 4는 I 신호만을 이용하여 타이밍 에러를 검출하는 타이밍 에러 검출기의 구성 블록도이고, 도 5는 I, Q 신호를 모두 이용하여 타이밍 에러를 검출할 때의 타이밍 에러 검출기의 구성 블록도이다.
도 5를 보면, I, Q 신호 모두 동일한 과정을 거쳐 두 심볼 샘플간의 차 값과 중간 샘플을 곱하는 과정을 수행한다. 즉, I 신호는 제 1, 제 2 지연기(501,502), 감산기(503), 및 곱셈기(504)를 거쳐 감산기(509)로 출력되고, Q 신호는 제 3, 제 4 지연기(505,506), 감산기(507), 및 곱셈기(508)를 거쳐 감산기(509)로 출력된다.
상기 감산기(509)는 두 곱셈기(504,508)의 출력 신호의 차를 구하여 부호 추출기(510)로 출력하고, 상기 부호 추출기(510)는 상기 차 값의 부호를 추출하여 타이밍 에러 값으로 출력한다.
즉, 타이밍 에러는 도 4와 같이 I 신호만을 이용하여 구할 수도 있고, 도 5와 같이 I,Q 신호를 모두 이용하여 구할 수도 있다. I 신호만을 이용하여 타이밍 에러를 구하면 회로의 구성이 단순한 장점이 있고, I,Q 신호를 모두 이용하여 타이밍 에러를 구할 경우에는 I 신호만을 이용할 때보다는 회로의 구성이 복잡하지만 타이밍 에러가 좀 더 정확해지는 장점이 있다.
도 6은 도 4 또는 도 5와 같은 타이밍 에러 검출기를 통해 생성된 극성형 타이밍 에러의 방향성에 따라 루프 대역폭을 결정하는 루프 필터(101c)의 일 실시예를 보인 블록도이다.
도 6을 보면, 제 1 저장부(601a)는 다수개의 루프 필터의 제 1 양의 대역폭 값(Frequency1Bw_0∼Frequency1Bw_3)을 미리 계산하여 저장하고 있고 제 2저장부(602a)는 다수개의 루프 필터의 제 1 음의 대역폭 값(Frequency1Bw_0∼Frequency1Bw_3)을 미리 계산하여 저장하고 있다. 제 1 먹스(603a)는 락 검출 신호 LD[2:0]에 따라 상기 제 1 저장부(601a)에 저장된 다수개의 제 1 양의 대역폭 값들중 하나를 선택하여 제 3 먹스(605a)로 출력하고, 제 2 먹스(604a)는 락 검출 신호 LD[2:0]에 따라 상기 제 2 저장부(602a)에 저장된 다수개의 제 1 음의 대역폭 값들중 하나를 선택하여 상기 제 3 먹스(605a)로 출력한다. 상기 제 3 먹스(605a)는 상기 타이밍 에러 검출기(101c)의 극성형 타이밍 에러값에 따라 상기 제 1, 제 2 먹스(603a,604a)의 출력 중 어느 하나를 선택하여 가산기(608)로 출력한다.
한편, 제 3 저장부(601b)는 다수개의 루프 필터의 제 2 양의 대역폭 값(Frequency2Bw_0∼Frequency2Bw_3)을 미리 계산하여 저장하고 있고, 제 4 저장부(602b)는 다수개의 루프 필터의 제 2 음의 대역폭 값(Frequency2Bw_0∼Frequency2Bw_3)을 미리 계산하여 저장하고 있다. 제 4 먹스(603b)는 락 검출 신호 LD[2:0]에 따라 상기 제 3 저장부(601b)에 저장된 다수개의 제 2 양의 대역폭 값들중 하나를 선택하여 제 6 먹스(605b)로 출력하고, 제 5 먹스(604b)는 락 검출 신호 LD[2:0]에 따라 상기 제 4 저장부(602b)에 저장된 다수개의 제 2 음의 대역폭 값들중 하나를 선택하여 제 6 먹스(605b)로 출력한다. 상기 제 6 먹스(605b)는 상기 타이밍 에러 검출기(101c)의 극성형 타이밍 에러값에 따라 상기 제 4, 제 5 먹스(603b,604b)의 출력 중 어느 하나를 선택하여 가산기(606)로 출력한다. 상기 가산기(606)는 제 6 먹스(605b)의 출력과 다음단의 지연기(607)에서 피드백되는 값을 더하여 다음단의 지연기(607)로 출력하고, 상기 지연기(607)는 가산기(606)의 출력을 1심볼만큼 지연시켜 상기 가산기(606)로 피드백시킴과 동시에 상기 가산기(608)로 출력한다. 상기 가산기(608)는 상기 제 3 먹스(605a)의 출력과 상기 지연기(607)의 출력을 더하여 NCO(101d)로 출력한다. 여기서, 상기 가산기(606,608), 지연기(607)는 일종의 적분기이며, 상기 제 3, 제 6 먹스(605a,605b)의 결과를 심볼 단위로 누적한다. 이때, 상기 필터 대역폭의 기어 쉬프팅(Gear Shifting)은 락 검출 신호 LD[2:0]에 의해 자동으로 이루어진다.
즉, 상기 루프 필터(101c)는 극성형 타이밍 에러의 방향성이 양(+1)이면 양의 대역폭 값을 누적하고, 반대로 극성형 타이밍 에러의 방향성이 음(-1)이면 음의 대역폭 값을 누적하면 된다. 따라서, 루프 필터의 대역폭 값은 상수가 되며, 루프 필터 대역폭 값의 선택을 위해 곱셈기 대신 먹스를 사용할 수 있으므로 하드웨어 자원을 많이 줄일 수 있다. 이는 타이밍 에러 값이 데이터형이 아니고 극성형이기 때문에 가능하다.
도 7은 고스트가 없는 경우, 종래의 타이밍 에러 검출기와 본 발명의 타이밍 에러 검출기의 타이밍 오프셋에 따른 평균 이득(S 커브)을 실험한 결과를 보여준다. 도 7을 보면, 본 발명의 타이밍 에러 검출기의 평균 이득이 종래의 수정된 가드너 방식을 이용한 타이밍 에러 검출기보다 2배이상 큼을 알 수 있다.
도 8은 0dB 고스트가 존재하는 경우의 종래의 타이밍 에러 검출기와 본 발명의 타이밍 에러 검출기의 타이밍 오프셋에 따른 평균 이득(S 커브)을 실험한 결과를 보여준다. 도 8을 보면, 본 발명의 타이밍 에러 검출기의 평균 이득이 종래의수정된 가드너 방식을 이용한 타이밍 에러 검출기보다 10배이상 큼을 알 수 있다.
상기된 실험 결과로부터 본 발명의 타이밍 에러 검출기의 평균 이득이 종래의 타이밍 에러 검출기보다 우수함을 알 수 있으며, 이러한 결과는 타이밍 복원부의 성능 개선에 큰 영향을 미치게 된다.
본 발명은 VSB/QPSK/QAM 수신기의 통신 분야에 적용 가능하다.
이상에서와 같이 본 발명에 따른 타이밍 복원 장치에 의하면, 타이밍 복원을 위한 타이밍 에러 검출시 두 심볼 샘플간의 차 신호와 중간 샘플을 곱한 후 상기 곱셈 결과로부터 부호만을 추출하여 타이밍 에러로 출력함으로써, 타이밍 에러에 대해 매우 큰 평균 이득을 가지므로 타이밍 에러를 포착하는 시간을 단축할 수 있다. 특히 0dB 고스트가 존재하는 경우에도 매우 큰 평균 이득이 얻어지므로 빠른 시간 안에 타이밍 오프셋을 포착할 수 있다.
또한, 타이밍 에러가 극성형이므로 루프 필터의 하드웨어 자원을 줄일 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.

Claims (5)

  1. 현재 심볼들의 타이밍 에러를 입력받아 디지털화된 신호와 신호 사이의 에러를 줄이는 방향으로 보간을 하는 재샘플부로부터 출력되는 스펙트럼의 에지 부분만을 통과시키는 필터;
    상기 필터를 통과한 두 개의 심볼 샘플의 차 값에 하나의 중간 샘플을 곱한 후 상기 곱셈 결과로부터 부호를 추출하여 타이밍 에러에 관한 정보로 출력하는 타이밍 에러 검출부;
    상기 타이밍 에러 검출부에서 출력되는 타이밍 에러 정보 중 저대역 신호 성분만을 필터링하는 루프 필터; 그리고
    상기 타이밍 에러 정보의 저대역 성분에 따라 출력 주파수를 변환시켜 상기 재샘플부의 샘플링 타이밍을 조절하는 NCO로 구성되는 것을 특징으로 하는 타이밍 복원 장치.
  2. 제 1 항에 있어서, 상기 타이밍 에러 검출부는
    하기의 식을 적용하여 타이밍 에러를 검출하는 것을 특징으로 하는 타이밍복원 장치.
  3. 제 1 항에 있어서, 상기 타이밍 에러 검출부는
    입력 심볼 샘플을 1 클럭 지연시키는 제 1 지연기와,
    상기 제 1 지연기의 출력을 다시 1 클럭 지연시키는 제 2 지연기와,
    상기 입력 심볼 샘플과 상기 제 2 지연기에서 출력되는 심볼 샘플과의 차를 출력하는 감산기와,
    상기 제 1 지연기의 출력과 상기 감산기의 출력을 곱하는 곱셈기와,
    상기 곱셈기의 출력으로부터 부호만을 추출하여 타이밍 에러 값으로 출력하는 부호 추출기로 구성되는 것을 특징으로 하는 타이밍 복원 장치.
  4. 제 1 항에 있어서, 상기 타이밍 에러 검출부는
    I 신호에 대한 입력 심볼 샘플을 1 클럭 지연시키는 제 1 지연기와,
    상기 제 1 지연기의 출력을 다시 1 클럭 지연시키는 제 2 지연기와,
    상기 I 신호에 대한 입력 심볼 샘플과 상기 제 2 지연기에서 출력되는 심볼샘플과의 차를 출력하는 제 1 감산기와,
    상기 제 1 지연기의 출력과 상기 제 1 감산기의 출력을 곱하는 제 1 곱셈기와,
    Q 신호에 대한 입력 심볼 샘플을 1 클럭 지연시키는 제 3 지연기와,
    상기 제 3 지연기의 출력을 다시 1 클럭 지연시키는 제 4 지연기와,
    상기 Q 신호에 대한 입력 심볼 샘플과 상기 제 4 지연기에서 출력되는 심볼 샘플과의 차를 출력하는 제 2 감산기와,
    상기 제 3 지연기의 출력과 상기 제 2 감산기의 출력을 곱하는 제 2 곱셈기와,
    상기 제 1, 제 2 곱셈기의 차 값을 구하여 출력하는 제 3 감산기와,
    상기 제 3 감산기의 출력으로부터 부호만을 추출하여 타이밍 에러 값으로 출력하는 부호 추출기로 구성되는 것을 특징으로 하는 타이밍 복원 장치.
  5. 제 1 항에 있어서, 상기 루프 필터는
    상기 타이밍 에러 검출부에서 검출된 극성형 타이밍 에러의 방향에 따라 미리 계산된 양 또는 음의 대역폭 값을 누적하여 출력하는 것을 특징으로 하는 타이밍 복원 장치.
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