KR20030070442A

KR20030070442A - 반도체 공정 시물레이션 방법

Info

Publication number: KR20030070442A
Application number: KR1020020009986A
Authority: KR
Inventors: 박철홍; 유문현; 김동현; 최수한; 이상욱; 김유현
Original assignee: 삼성전자주식회사
Priority date: 2002-02-25
Filing date: 2002-02-25
Publication date: 2003-08-30

Abstract

본 발명은 반도체 제조 공정의 시물레이션(SIMULATION) 방법에 관한 것으로서, 상세하게는 웨이퍼 상의 패턴 에지(EDGE) 내지 비대칭 패턴의 측정하고자 하는 포인트(선폭 측정을 하고자 하는 한 개의 바(BAR))의 인접한 좌/ 우 바(BAR) 와의 스페이스(SPACE) 크기가 서로 다른 경우에 측정 포인트의 패턴 충실도를 높이기 위한 새로운 모델 제시및 공정 변화로 측정한 리얼(REAL) 선폭(양산 칩(CHIP) 상의 측정 선폭) 분포와 기준이 되는 테스트 패턴 선폭(웨이퍼 상에 SPIDER MASK 를 찍어서 만든 LINEARITY/ PITCHED 패턴의 선폭) 분포와의 추세선들을 비교하여 올드 모델을 통한 새로운 보정 모델 가능성을 보다 빠르게 예측하여 통계적인 FRM 모델(FAST RESPONSE MODEL) 제공을 특징으로 하는 반도체 공정 시물레이션 방법이다.

상기 방법들을 통하여 상기 비대칭 패턴내 측정 포인트와 대칭 패턴 에지의 측정 포인트가 받는 공정 근접 효과(PROCESS PROXIMITY EFFECT)를 보정 (CORRECTION)하여 종래 대비 원하는 설계 레이아웃 사이즈에 더욱 더 근접할 수 있고 올드 모델을 가지고 FRM 리모델링을 통해서 새로운 모델 제시를 종래 대비 통계적으로 추출하여 매스크 리비전(REVISION) 여부를 보다 빠르게 결정해서 반도체 제조 원가를 낮출수 있다.

Description

반도체 공정 시물레이션 방법 {METHOD OF A SEMICONDUCTOR PROCESS SIMULATION}

본 발명은 반도체 제조 공정의 시물레이션 방법에 관한 것으로서, 상세하게 는 좌/ 우 주변의 바(BAR) 와 측정 포인트가 비대칭인 환경내지 대칭인 에지 부위의 측정 포인트의 패턴 충실도를 높이는 방법과 공정 변화에 대한 새로운 보정 모델을 만들어 통계적인 리모델링(REMODELING)을 제시한 반도체 공정 시물레이션 방법에 대한 것이다.

상기에서 패턴 충실도는 공정 근접 효과를 받은 패턴이 설계 레이아웃 사이즈와 어느 정도의 동일한 크기를 나타내는 지를 뜻하는 말이다.

반도체 소자의 디자인 룰이 축소됨에 따라 웨이퍼 상에 설계 레이아웃 패턴 크기를 정확하게 구현하기가 어려운 상황에서, 특히나 활성영역 위의 트랜지스터 길이(LENGTH/ WIDTH)가 설계 퍼포먼스에 중요 요소이므로 GATE 패턴의 공정 변화 (OPTICAL / NON-OPTICAL VARIATION)에 따른 패턴충실도가 낮아짐을 보정하는 것이 반도체 장치 제조 과제중에 큰 부분을 차지한다.

상기 이유로 공정 변경에 따른 선폭 변화를 보정하기 위해서 OPC(OPTICAL PRO- XIMITY effect CORRECTION) 또는 PPC(PROCESS PROXIMITY CORRECTION) 를 적용해 매스크 리비전을 하는 것이 최근 반도체 제조 장치의 추세이다.

이때에 사용하는 방법은 룰(RULE) 또는 모델(MODEL) 베이스(BASE)를 사용하여 공정 근접효과를 제거해서 패턴 충실도를 높인다. 룰 베이스 PPC 는 패턴 크기별로 영역을 구분하여 사이징 팩터(SIZING FACTOR)를 고려하는 것이고 모델 베이스 PPC 는 공정 근접효과를 보정해 줄 수있는 모델식을 사용하는 것이다.

그러나, 상기와 같은 좋은 점에 비해서 룰 또는 모델 베이스 PPC 는 다음의두가지 문제점을 가지고 있다.

첫째로는 스파이더 매스크로 웨이퍼 상에 찍은 대칭(SYMMETRIC) 패턴의 센터 선폭을 측정해서 현재의 프로세스 변화를 예견및 모델 생성을 하여 PPC 매스크를 만들어 대칭(도 1a)및 비대칭(ASYMMETRIC. 미 도시함) 패턴을 보정하였는데, 상기 매스크를 사용하여 웨이퍼 상에 구현된 패턴 선폭은 대칭 패턴의 센터 부위인 경우에 레이아웃에 근접한 선폭을 구현하나, 대칭 패턴의 에지 부위내지 비대칭 패턴의 좌/ 우 주변의 바와 스페이스가 다른 측정 포인트에서는 패턴 충실도가 떨어지는 단점이 있다.

또한, 종래 모델식은 측정하고자 하는 포인트의 주변 상황이 대칭인 경우에는 공정 변화에 대한 보정 효과가 매우 높음을 수식((1),(2),(3))을 통해서 확인 할 수 있다. 왜냐하면, 이 모델식은 공정 근접 효과를 받은 리얼 패턴의 모든 포인트는 주변 환경에 관계없이 설계 레이아웃 대비 각변의 사이즈가 동일하게 증가 또는 감소한다는 가정이 내재되어 있다.

Measured ESE = ( Measured 선폭 - Design Width )/ 2 --- (1)

Simulated ESE = ( Simulated 선폭 - Design Width )/ 2 --- (2)

Error Cost = Measured ESE - Simulated ESE --- (3)

( 단, Simulated 선폭 : 모델에 의해서 형성된 측정포인트의 선폭.

Simulated ESE : 시물레이션 측정 포인트의 선폭 스큐.

Measured 선폭 : 리얼 패턴내 측정 포인트의 선폭.

Measured ESE : 리얼 패턴내 측정 포인트의 선폭 스큐.

ESE : Edge Skew Error.)

상기와 같은 이유로 종래 모델식은 측정하고자 하는 패턴내 원하는 포인트의 주변 상황이 대칭(21)이 아니면 설계 레이아웃을 가지고 리얼 패턴에 대한 공정 근접 효과를 정확히 예측할 수 없는 식이다.

근접 효과를 받은 리얼 패턴내의 측정 포인트의 양변은 주변 상황에 따라서 일정하게 늘어나거나 또는 일정치 않게 늘어남을 동종 업계의 통상의 지식을 가지고 있는 사람은 경험을 통해서 알고 있어서 상기 수식의 정확성(ACCURACY)이 애매 모호함을 즉시 알 수있다.

도 1a 내지 도 1b 는 동일 피치를 갖는 테스트 패턴의 한 예와 선형적으로 피치를 나열한 패턴들의 에칭후에 나타내는 패턴내 센터(21)와 에지(22) 부위에 대한 측정된 선폭 그래프를 나타낸다 . 상기 그래프의 X/ Y 축은 다음과 같다.

< X 축 >

선형성을 갖고 피치(바+스페이스)를 나열한 패턴들의 스페이스 크기.

< Y 축 >

선폭 스큐(CD SKEW) = 리얼 패턴내 측정 포인트 선폭 - 설계 레이아웃 선폭

상기 X 축에서 선형성을 갖는다는 것은 임의의 패턴내에서 바와 스페이스의 크기는 동일하다는 것을 뜻하며, 리얼 패턴이라함은 칩(CHIP) 상에 구현된 패턴이다.

도 1b 를 통해서 공정에 의한 근접 효과는 스페이스 크기가 작을수록 패턴내 부위(센터/ 에지) 별로 달라서 대칭 패턴의 에지(22)와 비대칭 패턴내 좌/ 우 주변의 바와 스페이스가 다른 측정 포인트에서는 종래 모델식의 수정이 필요함을 다시 한 번 확인하는 것이다.

상기와 같이 패턴 충실도가 다르게 나타나는 것은 측정 패턴의 주변 환경에 의해 포토시 웨이퍼 상에 도포되어 있는 레지스트 위에서 공간 이미지(빛의 강도 분포)가 상기 패턴 좌/ 우 차이로 생기거나 더불어 에칭시에 플라즈마가 반도체 기판에 닿는 정도의 차이로 인해서 발생한다.

반도체 메모리 장치에서 포토 작업은 셀 어레이(CELL ARRAY)를 중심으로 진행하기 때문에 코아를 포함한 주변영역에 비대칭 패턴이 많아서 패턴 에지(22) 및 비대칭 환경를 고려하지 않는 상기의 식은 주어진 패턴의 선폭 변화를 예견하기가 어렵다.

둘째는 리얼패턴에 대한 선폭 측정을 공정 변화가 있을 때마다 진행하는 것에대한 시간적 손실이다.

공정 근접 효과는 측정하는 포인트의 주변 설계 레이아웃 변경과 포토/ 에칭 조건 변경시에 발생하는데, 변경에 따른 PPC 용 매스크 수정을 이유로 리얼 패턴내 측정하고자 하는 포인트의 선폭 를 매번 측정해서 엔지니어에게 부담을 주는 것이 반도체 공정의 현실이다.

PPC MASK 제작을 위해서는 공정 변화 이전에 측정된 리얼 패턴 선폭과 공정 변화 이후에 측정한 리얼 패턴 선폭을 비교하는 단계와; 변화 정도를 시프레드 시트상의 조작에 의해서 현 공정의 선폭 산포 체크 단계와; 이를 통한 종래 모델의 유용성을 판단하는 단계와; 상기의 결과를 토대로 새 모델식을 만들어 변화 이전의 PPC 매스크를 수정하는 단계를 거쳐 매스크 수정 작업을 실시하기 때문에 웨이퍼 상에 패턴 충실도가 높은 매스크를 얻기 위해서는 시일이 많이 소요된다.

또한, 상기 변화 정도를 시프레드 시트상의 조작에 의해서 현 공정 선폭 산포 체크 결과가 변화 이전 공정과 전혀 다른 선폭 분포를 나타내면 현 공정에서 테스트 매스크로 포토및 구현된 패턴을 에칭하여 선폭을 재 측정해서 상기에서 열거한 각각의 단계를 다시 거쳐야하는 부담이 있다.

상기의 종래 시물레이션에 대한 두가지 사항은 반도체 장치의 제조에 있어서 시간적 부담을 주고 제조 원가에 부담요소로 작용하고 있다.

본 발명의 목적은 반도체 장치 제조 공정에 있어서, 설계 레이아웃 패턴의 에지부위 내지 좌/ 우 주변의 바(BAR)와 측정 포인트의 스페이스가 비대칭인 부위에 대한 공정 근접효과를 보정하여 패턴 충실도를 높이기 위한 반도체 공정 시물레이션 방법이다.

본 발명의 또 다른 목적은 공정 변화 이후에 리얼 패턴에서 측정된 선폭 분포와 테스트 패턴 선폭 분포를 비교하여 올드 모델의 유용성을 체크해서 변화된 공정에 맞는 새로운 모델을 자동으로 생성하는 반도체 공정 시물레이션 방법이다.

도 1a 내지 도 1b 는 피치를 나열한 테스트 패턴 예및 에칭후에 동일 패턴에서 나타내는 센터(CENTER)와 에지 선폭 그래프.

도 2 는 본 발명의 실시예에 따른 비대칭 패턴을 도시한 그림.

도 3 은 본 발명의 실시예에 따른 결과를 종래와 비교한 그래프.

도 4a 내지 4c 는 본 발명의 또 다른 실시예에 따른 리얼 패턴 선폭 분포와 테스트 패턴 선폭 분포에 대한 추세선 상관관계를 체크한 그래프.

도 5 는 본 발명의 또 다른 실시예에 따른 FRM 모델링 순서도.

도 6 은 FRM 모델링을 통한 시물레이션 결과치와 PPC 매스크 수정 후의 변화된 공정 선폭과의 상관관계를 나타내는 그래프.

(도면의 주요부분에 대한 부호의 설명)

21,23 : 센터(CENTER) 22,24 : 에지(EDGE)

25 : 비대칭 패턴의 ESE1(EDGE SKEW ERROR 1)

26 : 비대칭 패턴의 ESE2(EDGE SKEW ERROR 2)

27 : 측정 포인트의 좌/ 우 간격이 다른 비대칭 패턴내의 스페이스

28 : 비대칭 패턴내의 측정 포인트

29 : 피치(바 + 스페이스)가 다른 테스트 패턴 선폭 분포

30 : 피치가 같은 테스트 패턴 선폭 분포

31 : 공정 변화 이후의 리얼 패턴의 선폭 분포

32 : 리얼패턴의 선폭 분포 추세선

33 : 테스트 패턴의 선폭 분포 추세선

상기 목적을 달성하기 위해서, 본 발명의 바람직한 실시예는 레이아웃 대비 리얼패턴의 패턴 충실도를 높이기 위해서 종래 기술과 다른 모델식을 사용하여 측정 포인트 주변으로 좌/ 우 스페이스가 다른 비대칭 패턴 또는 대칭 패턴 에지의 공정 근접 효과를 보정하는 반도체 공정 시물레이션 방법이다.

도 2 는 본 발명의 실시예에 따른 비대칭 패턴에 대한 예를 도시한 것이다.

상기 그림에서 ESE1(25)과 ESE2(26)는 본 발명에서 관심을 갖는 근접효과에 의해서 양변에서 늘어나는 레이아웃 대비 에지 스큐 에러(EDGE SKEW EROR) 이다.

비대칭 패턴에서의 측정 포인트(28)에 대한 좌/ 우 스페이스 간격(27)이 다르거나 도 1 과같이 대칭 패턴의 에지 측정 포인트에 대한 공정 근접 효과를 정확히 고려하기 위해서 다음의 모델식을 제공하며, Error Cost 는 최소가 되도록 모델링한다.

M-CD = ( mESE1 + mESE2 + Design Width ) --(4)

S-CD = ( sESE1 + sESE2 + Design Width ) --(5)

Error Cost = (M-CD) - (S-CD) --(6)

(단, M-CD : 리얼패턴의 측정된 총 선폭.

mESE1 과 mESE2 : 피팅 선폭 스큐.

S-CD : 시물레이션 총 선폭.

sESE1 과 sESE2 : 모델과 레이아웃을 비교한 측정 포인트 양변 각각의

선폭 스큐)

상기 (4) 내지 (6) 식은 대칭 패턴의 에지 또는 비대칭 패턴내에서 좌/ 우 스페이스 간격이 다른 측정 포인트가 나타내는 근접 효과를 반영한 식이다.

종래 기술에서는 웨이퍼 상의 임의의 측정 포인트에서 양변의 증가된 스큐는 주변 환경에 상관없이 양변에서 똑같이 커졌다고 모델링하였으나 본 발명에서 제시한 모델식은 비대칭 패턴내에서 측정 포인트의 각각의 변에 대한 비대칭 변화량 (mESE1, mESE2)을 고려하였기에 보다 정확한 모델링 방법을 제공할 수 있는 것이다.

도 3 은 본 발명의 실시예에 따른 결과를 종래와 비교한 그래프이다. 즉. 상기의 식((4) 내지 (6))을 적용한 비대칭 패턴에 대한 새로운 모델을 생성하고 PPC 매스크를 만들어 웨이퍼 상에서 종래에 측정한 동일 비대칭 패턴의 측정 포인트를 측정해서 종래와 비교한 그래프이다. 상기 그래프의 X/ Y 축은 다음과 같다.

< X 축 >

비선형성을 갖고 피치(바+스페이스)를 나열한 패턴들의 스페이스 크기.

< Y 축 >

상기 X 축에서 비선형성이라함은 바와 스페이스의 크기가 동일하지 않다는것을 뜻하며, 리얼 패턴이라함은 칩(CHIP) 상에 구현된 패턴이다.

상기 그래프를 참조해 보면, 종래식을 적용한 비대칭 패턴의 평균 스큐(리얼패턴 선폭 - 레이아웃 선폭)는 +20(nm)를 나타내고 본 발명식을 적용한 것은 평균 스큐가 -5(nm)를 나타내는 것을 확인할 수 있다.

이를 통해서 알 수 있듯이, 본 발명은 종래식과는 다른 모델을 제공하며 종래대비 패턴 충실도가 향상되었슴을 확인할 수 있다.

본 발명의 또 다른 바람직한 실시예는 공정 변화에 따른 현재의 선폭 분포를 가지고 테스트 패턴의 재 측정없이 공정 변화 이전의 모델(OLD MODEL)을 통해서 리모델링 가능성을 종래보다 빠른 시간내에 추론해서 PPC 레이아웃을 자동으로 수정할 수 있게 고안한 FRM(FAST RESPONSE MODEL) 이라는 반도체 공정 시물레이션 방법이다.

상기 FRM 모델을 사용하기 위해서 필수적으로 하여야 할 사항으로는 올드 모델이 공정 변화 이후에도 비교 기준 데이타로서 가치가 있는 지를 평가하는 작업이 우선이 되어야 한다.

도 4a 내지 도 4c 는 공정 변화 이후에 리얼패턴 선폭 분포(31)와 올드 모델(도면에 미도시)을 지원하는 테스트 패턴에서의 선폭 분포(29,30) 추세선 (32,33)들이 서로 어떤 연관성이 있는 지를 체크해서 올드 모델의 가치를 평가하는 예로서의 그래프이다.

상기 그래프는 쉬프레드 시트에서 수치를 조작하여 상기 선폭 분포들에 대한 상관관계 추세선을 그린 것이다.

도 4a 는 테스트 패턴 선폭 분포(29,30) 추세선(33)과 공정 변화후의 리얼패턴 선폭 분포(31)가 갖는 추세선(32)이 평행을 이루고 있는데 이는 공정 변화를 받은 선폭 분포의 MTT(MEAN-TO-TARGET)가 변해서 나타나는 현상이며, 경험적으로 포토 도우즈(DOSE)나 에치 레이트(ETCH RATE)의 선형성이 변했슴을 보이는 그래프이다. 상기의 경우는 FRM 으로 모델링시에 기준이 되는 올드 모델에다가 스레솔드 (THRESHOLD)만 변경하면 공정 근접 효과를 보정할 수 있는 가능성을 보여주는 그래프의 예이다.

도 4b 는 올드 모델과 공정 변화 이후의 리얼패턴 선폭 분포(31) 추세선(32) 이 일치하면서 단지, 리얼패턴 선폭 분포(31)가 브로드(BROAD) 하다는 것을 보여준다. 이 양상은 앞서 언급된 경우보다 쉽게 올드 모델을 리모델링할 수 있는 가능성을 보여주는 그래프의 예이다.

도 4c 는 테스트 패턴 선폭 분포(29,30)와 공정 변화 이후의 리얼패턴 선폭(31) 추세선들(32,33)이 각기 다른 기울기를 가져서 겹치는 부분에 대해서는 예측 가능한 모델을 제시하나 나머지 부분은 올드 모델을 통하여 현 공정을 예측할 수 없슴을 보이는 그래프이다.

추세선 엇갈림은 현 공정의 상당한 변화가 있슴을 보이며 올드 모델의 가치가 없슴을 보여서 변화된 공정으로 제작된 테스트 패턴에 대한 선폭 측정을 재 시도를 해야함을 알려주는 것이다.

상기 그래프(도 4a 내지 도 4c)를 통해서 하기의 FRM 리모델링 시에 많은 경험적 데이타를 제공한다.

도 5 는 상기에서 언급된 프로세스 변화의 정도 평가및 모델의 정확도를 확인해 주는 FRM 모델 생성을 위한 리모델링 순서도를 표시한 것이다.

상기 순서도에 의하면 인 풋 데이타(IN-PUT DATA)로 세 가지를 요한다.

필요 데이타는 올드 모델과 테스트 패턴 선폭 및 공정 변화 이후의 리얼패턴 측정 선폭인데, 모델 센터에서 상기 데이타들에 대한 상관 관계를 보정 함수를 통하여 퍼센트 수치(초기 R²값)로 나타내고 상기 수치를 체크한 후에 데이타 상관 관계를 높이기 위해 외부에서 피팅(Error Cost = FITTING) 수치를 주어 공정 변화 이후의 리얼패턴 선폭 분포에 올드 모델을 보정해서 PPC 매스크를 만들기 위한 새 모델을 생성하는 것이다. 이 때에 적용한 보정함수는 주로 광학(OPTIC)과 포토 레지스트(PHOTO RESIST)및 에치 함수(ETCH KERNEL)이다. 상기의 순서도 상에서는 추세선의 상관관계를 나타내는 그래프는 도시하지 않는다.

공정 변화로 웨이퍼 내에 이전과 다르게 선폭 변화를 야기시키는 요인은 경험적으로 포토 공정보다는 에치 공정에 더욱 더 많이 기인된다.

상기 순서도 진행 과정중에서 나타내는 초기 R²값으로 상기 도 4a 내지 4c 를 예측하여 FRM 모델을 자동적으로 생성하는데 상기 값의 구분은 다음과 같다.

R²= 0.8 ~ 1.0 이면 도 4b 를 예측하고

R²= 0.6 ~ 0.8 이면 도 4a 를 예측하며

R²< 0.6 이면 도 4c 를 예측한다.

R²≥ 0.6 이면 Error Cost 가 최소가 되도록 외부에서 피팅치를 입력하여 올드모델을 가지고 FRM 모델을 생성하기 위한 리모델링을 수행하나, R²〈 0.6 이면 올드 모델이 변화된 공정에서는 효용 가치가 없슴을 확인해 준다.

도 6 은 디자인 룰이 0.14(um) 인 256 메가 디램에 FRM 을 통해 리모델링한 결과를 나타낸 그래프이다.

프로세스에 공정 근접효과가 발생하여 올드모델을 지원하는 테스트 패턴의 재 측정없이 변화된 공정의 리얼패턴 선폭 분포(31)를 가지고 FRM 모델을 생성한 결과에 대한 효용성을 체크한 그래프이다. 상기 그래프의 X/ Y축은 다음과 같다.

< X 축 >

측정 스큐(MEASURE SKEW) = 디자인 선폭 -리얼패턴 선폭(PPC 매스크 수정후 선폭)

< Y 축 >

모델 스큐(MODEL SKEW) = 디자인 선폭 -시물레이션 선폭(FRM 모델적용후 선폭)

또한, 상기 그래프상의 범례에 있는 아이템은 다음과 같다.

리얼 패턴을 제외하고는 FRM 모델을 적용한 시물레이션 결과물 들이다.

상기 그래프의 피팅후의 R²값은 94(%) 를 나타내는 것으로 시물레이션으로 예상한 선폭과 PPC 매스크 수정후의 리얼패턴 선폭에 대한 스큐차는 작아서 FRM 에 대한 효용 가치를 나타내 준다.

쉬프레드 시트를 통해서 PPC 매스크 작업을 위한 새로운 모델 생성에 소비된 시간은 종래에는 2 ~ 3 주(週)가 걸렸으나, 상기 순서도를 통해서 새로운 모델 생성에 소비된 시간은 1 ~ 3 일(日) 이 소요되어서 FRM 은 반도체 장치를 제조하는데에 없어서는 안 될 중요한 리모델링 방법이다.

상기에서 열거한 비대칭 패턴에 대한 모델식 구축과 공정 변화에 대한 FRM 방식의 리모델링으로 생성된 시물레이션 모델이 종래와는 다르게 패턴 충실도를 높이고 반도체 장치 제조에 있어서 원가 절감에 많은 기여를 한다.

본 발명은 공정 근접 효과로 대칭 패턴의 에지부위 내지 측정하고자하는 포인트의 인접 바(BAR)와의 좌/ 우 스페이스가 다른 상황에서, 리얼패턴내 측정 포인트의 양변에서 레이아웃 대비 늘어나는 선폭 스큐를 줄이는 모델식을 구축하여 패턴 충실도를 높이고 FRM 리모델링 방법을 통해서 리얼패턴 선폭 데이타를 활용하여 올드 모델을 보정하는 빠르고 효율적인 반도체 공정 시물레이션 방법이다.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은

상기 실시예에 한정되지 않으며 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims

반도체 제조 공정에서 대칭 패턴내에 에지 부위또는 비대칭 패턴내에 측정 포인트의 좌/ 우로 다른 피치를 형성한 부위가 받는 공정 근접효과에 대한 보정 시물레이션 방법에 있어서,

리얼 패턴의 측정 포인트의 선폭을 구하는 제 1 단계;

상기 측정 포인트의 설계 레이아웃 선폭과 모델을 통해 구현된 대응 포인트의 시물레이션 선폭을 비교해서 양변에 생긴 각각의 스큐를 구하는 제 2 단계;

상기 선폭 스큐를 상기 레이아웃 선폭에 더해서 시물레이션 총 선폭을 구하는 제 3 단계;

상기 시물레이션 총 선폭을 리얼패턴의 총 선폭과 비교해서 양변 각각의 피팅 선폭 스큐를 구하는 제 4 단계;

상기 피팅 선폭 스큐가 최소가 되도록 반복적으로 피팅하는 제 5 단계로 이루어지는 것을 특징으로 하는 반도체 공정 시물레이션 방법.
제 1 항에 있어서, 상기 리얼 패턴은 칩(CHIP) 상에서 측정하고자 하는 측정 포인트를 갖는 패턴을 지칭하는 것을 특징으로 하는 반도체 공정 시물레이션 방법.
제 1 항에 있어서, 양변 각각의 피팅 선폭 스큐는 리얼패턴을 측정해서 구해지는 선폭이 아니고 시물레이션 총 선폭을 리얼패턴의 측정된 총 선폭과 비교하여얻은 값을 갖는 것을 특징으로하는 반도체 공정 시물레이션 방법.
반도체 제조 공정에서 공정 변화에 따른 리얼패턴의 측정된 선폭 분포를 기준이 되는 테스트 패턴의 선폭 분포와 비교하여 올드 모델을 보정하는 시물레이션 방법에 있어서,

상기 올드 모델과 테스트 패턴 선폭 분포, 리얼 패턴 선폭 분포에 대한 데이타를 입력시키는 제 1 단계;

상기 데이타를 입력후에 보정 함수를 통한 데이타의 상관관계를 나타내는 초기 값을 구하는 제 2 단계;

상기 값을 통하여 공정 변화 이후에도 올드 모델이 사용 가능한 지를 판단하는 제 3 단계를 갖는 것을 특징으로 하는 반도체 공정 시물레이션 방법.
제 4 항에 있어서, 상기 올드 모델은 공정 변화 이전에 매스크를 제조하기 위해서 만들어진 모델을 지칭하는 것을 특징으로 하는 반도체 공정 시물레이션 방법.
제 4 항에 있어서, 상기 테스트 패턴은 피치를 선형적내지 비선형적으로 나열한 패턴을 지칭하는 것을 특징으로 하는 반도체 공정 시물레이션 방법.
제 4 항에 있어서, 상기 리얼 패턴은 칩(CHIP) 상에서 측정하고자 하는 측정포인트를 갖는 패턴을 지칭하는 것을 특징으로 하는 반도체 공정 시물레이션 방법.
제 4 항에 있어서, 상기 초기 값이 0.6 ~ 1.0 일 때에만 올드 모델을 사용하 여 상기 값을 재 조정하여 피팅을 통한 새로운 모델을 생성하는 것을 특징으로 하는 반도체 공정 시물레이션 방법.
제 4 항에 있어서, 상기 초기 값이 0.6 미만이면 올드 모델을 고려하지 않고 테스트 패턴을 재 측정하여 선폭 분포를 구하는 단계와; 상기 선폭 분포와 리얼 패턴의 선폭 분포만으로 데이타 상관 관계를 나타내는 값을 구하는 단계와; 상기 값을 재 조정하여 피팅을 통한 새로운 모델을 생성하는 단계를 갖는 것을 특징으로 하는 반도체 공정 시물레이션 방법.
제 4 항에 있어서, 상기 초기 값으로 올드 모델의 효용 가치를 인정하는 기준자로 쉬프레드 시트상의 추세선 상관관계를 이용하는 반도체 공정 시물레이션 방법.