KR20030061262A - Fabrication method of single electron device - Google Patents
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Abstract
Description
본 발명은 새로운 방식의 단전자 소자의 제작 방법에 관한 것으로, 특히 열산화와 전자빔 묘화를 이용한다. 단전자 소자는 쿨롱 차폐(Coulomb blockade) 효과에 의해 하나의 전자를 전극으로 더하거나 전극으로부터 감하는 것이 가능한 소자로서 매우 작은 전력 소모에 비해 고성능의 기능성을 갖음으로서 차세대 논리 직접 소자 회로 또는 개인디지털 보조기구(PDA)등에 적용될 수 있는 최고의 구성소자로 현재 주목받고 있다. 상기한 종래의 단전자 소자는 대표적인 두 가지 형태로 나눌 수 있는데 하나는 기존의 MOSFET위에 절연 산화막을 적층 하고 채널층에 양자점을 형성하기 위하여 채널과 직교한 다중선(multi line)형태의 depletion 게이트와 상층의 제어게이트를 갖는 이중 게이트(dual gate)형태이다 (B .T. Lee et al, Semiconductor Sci ＆ Tech, Vol 13, Page 1-5 (1998)). 그러나 상기한 형태의 단전자 소자에서는 쿨롱차폐 현상이 이루어지기 위해서 게이트를 이중으로 형성해야 하기 때문에 전력소비가 증가하여 집적 회로 등에 적용이 불투명하고 또한 적층 공정이 매우 복잡하여 불안정하므로 제조 비용이 높아지는 단점이 있다. 또 다른 소자형태는 채널층에 양자점을 형성하기 위해 전자빔 식각과 광식각을 통해 터널접합을 갖는 고정식 단전자 구조가 있으나 현재로선 터널접합과 양자점의 형태를 비교적 고성능의 전자빔 묘화 및 식각 장비를 통해서 만이 만들 수 있어서 고비용의 투자를 해야만 하므로 제조 원가의 상승과 실효성이 불투명하다는 단점을 갖고있다.The present invention relates to a method of fabricating a single-electron device in a novel manner, in particular using thermal oxidation and electron beam writing. The single-electron device is a device that can add or subtract one electron to or from the electrode due to the Coulomb blockade effect, and has high-performance functionality compared to very small power consumption. It is currently attracting attention as the best component that can be applied to PDA. The conventional single-electron device may be divided into two types. One is a multi-line depletion gate orthogonal to the channel for stacking an insulating oxide layer on a conventional MOSFET and forming a quantum dot in the channel layer. It is in the form of a dual gate with an upper control gate (B.T. Lee et al, Semiconductor Sci & Tech, Vol 13, Page 1-5 (1998)). However, in the above-described single-electron device, since the gate must be doubled in order to achieve the coulomb shielding phenomenon, power consumption increases, so it is not applicable to integrated circuits, and the lamination process is very complicated and unstable, resulting in high manufacturing costs. There is this. Another device type has a fixed single-electron structure having tunnel junctions through electron beam etching and optical etching to form quantum dots in the channel layer, but currently only tunnel junctions and quantum dots are formed through relatively high-performance electron beam drawing and etching equipment. Because of the high cost of investment, the increase in manufacturing cost and the effectiveness are opaque.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, depletion 게이트 없이 열산화 및 전자빔 식각으로 채널층에 직교하는 trench를 형성함으로서 양자점 및 터널접합을 동시에 만들므로 저소비전력 및 공정의 단순화에 따른 제조 비용의 감소를 이룰 수 있고, 채널층에 직교하는 trench 폭을 임의로 조절함으로서 양자점의 크기를 변화시켜 동작온도 향상을 얻을 수 있는 단전자 소자의 제조 방법을 제공함에 그 목적이 있다.Accordingly, the present invention is to solve the above-mentioned problems, by forming a trench orthogonal to the channel layer by thermal oxidation and electron beam etching without a depletion gate to make quantum dots and tunnel junctions simultaneously, resulting in low power consumption and simplified process It is an object of the present invention to provide a method for manufacturing a single-electron device that can reduce the manufacturing cost and can improve the operating temperature by changing the size of the quantum dots by arbitrarily adjusting the trench width orthogonal to the channel layer.
도 1a 내지 도1g 는 본 발명의 실시 예에 따른 단전자 소자의 제작 방법을 설명하기 위한 평면도.1A to 1G are plan views illustrating a method of manufacturing a single electronic device according to an exemplary embodiment of the present invention.
도 2a 내지 도2f 는 본 발명의 실시 예에 따른 단전자 소자의 제작 방법을 설명하기 위한 단면도로서,2A to 2F are cross-sectional views illustrating a method of manufacturing a single electronic device according to an embodiment of the present invention.
도 2a 는 도 1a 및 1b 의 2a-1a'선에 따른 단면도이고,2A is a cross-sectional view taken along line 2a-1a 'of FIGS. 1A and 1B;
도 2b 는 도 1c 의 2b-2b' 선에 따른 단면도이고,FIG. 2B is a cross-sectional view taken along the line 2b-2b 'of FIG. 1C;
도 2c 는 도 1d 의 2c-2c' 선에 따른 단면도이고,FIG. 2C is a cross-sectional view taken along the line 2c-2c 'of FIG. 1D,
도 2d 는 도 1e 의 2d-2d' 선에 따른 단면도이고,FIG. 2D is a cross-sectional view taken along the line 2d-2d 'of FIG. 1E,
도 2e 는 도 1f 의 2e-2e' 선에 따른 단면도이고,FIG. 2E is a cross-sectional view taken along the line 2e-2e 'of FIG. 1F;
도 2f 는 도 1g 의 2f-2f' 선에 따른 단면도.FIG. 2F is a cross sectional view along line 2f-2f 'of FIG. 1G;
※ 도면의 주요 부분에 대한 부호의 설명※ Explanation of codes for main parts of drawing
10 : SOI기판 11 : 반도체 기판10: SOI substrate 11: semiconductor substrate
12 : 산화막 20 : 반도체층 및 액티브 영역12 oxide film 20 semiconductor layer and active region
20A : 채널 부분 30 : 게이트 산화막20A: channel portion 30: gate oxide film
30' : 중간 산화막 30A : 게이트 산화막에 형성된 트렌치30 ': intermediate oxide film 30A: trench formed in gate oxide film
40 : 도핑 마스킹용 포토레지스트 패턴40: photoresist pattern for doping masking
50A, 50B : 소오스, 드레인50A, 50B: source, drain
50A', 50B': 소오스, 드레인 패드50A ', 50B': source, drain pad
60A : 게이트 60A': 게이트 패드60A: Gate 60A ': Gate pad
TJ : 터널링 접합 QD : 양자점TJ: Tunneling Junction QD: Quantum Dot
상기한 본 발명은 목적을 달성하기 위하여, 본 발명에 따라 먼저 SOI 기판 상에 반도체층을 형성하고, 반도체층을 식각하여 소오스 및 드레인과 이들을 연결하는 채널이 형성될 액티브 영역을 정의한다. 그런 다음 액티브 영역을 식각하여 100nm 이하의 선폭을 갖는 세선의 채널을 형성하고, 기판전면에 게이트 산화막을 형성 한 후, 채널로 쓰이게될 부분을 가릴 수 있을 만큼의 크기로 포토레지스트 이온 주입 마스킹 패턴을 게이트 산화막 상부에 형성한다. 그리고 나서, 포토레지스트 이온 주입 마스킹 패턴 양측의 액티브 영역으로 불순물을 이온 주입 하여 소오스 및 드레인 영역을 형성하고, 포토레지스트 이온 주입 마스킹 패턴을 제거한다.그런 다음 기판 전면에 전자빔 레지스트를 도포하고 채널층과 직교하게 100 nm 이하의 단일 선을 전자빔 묘화 한 후 드러난 게이트 산화막을 식각하여 상층 실리콘 채널층의 일부가 드러나게 한다. 그리고 나서 기판 전면에 두 번째 산화막을 형성함으로써 채널층과 직교하는 트렌치의 접합부분에 산화막 터널접합의 형성으로 양자점을 구현한다. 그런 후 소오스 및 드레인의 일부가 노출 되도록 식각하여 제 1 내지 제 2 컨택홀을 형성하고, 제 1 내지 제 2 컨택홀에 매립 되도록 기판 전면에 금속막을 증착 하고 패터닝 하여 소오스 및 드레인 패드를 각각 형성한다. 그리고 나서 기판 전면에 포토레지스트를 도포하고 노광하여 금속 컨트롤 게이트 형성을 위한 포토레지스트 패턴막을 남겨두고 패턴막 상부에 금속막을 증착 하여 패턴에 매몰 되도록 한 후 패턴 부분 외의 나머지 포토레지스트 부분을 제거하여 금속 컨트롤 게이트를 형성한다.In order to achieve the object of the present invention, according to the present invention, a semiconductor layer is first formed on an SOI substrate, and the semiconductor layer is etched to define an active region in which a source and a drain and a channel connecting them are formed. Then, the active region is etched to form a thin line channel having a line width of 100 nm or less, a gate oxide film is formed on the front surface of the substrate, and then a photoresist ion implantation masking pattern is formed to cover a portion to be used as a channel. It is formed on the gate oxide film. Then, impurities are implanted into the active regions on both sides of the photoresist ion implantation masking pattern to form source and drain regions, and the photoresist ion implantation masking pattern is removed. Then, electron beam resist is applied to the entire surface of the substrate, and the channel layer and After the electron beam drawing of a single line of 100 nm or less orthogonally, the exposed gate oxide is etched to expose a portion of the upper silicon channel layer. Then, by forming a second oxide film on the entire surface of the substrate, a quantum dot is realized by forming an oxide tunnel junction at a junction portion of a trench orthogonal to the channel layer. Thereafter, portions of the source and the drain are etched to form first to second contact holes, and a metal film is deposited and patterned on the entire surface of the substrate so as to be filled in the first to second contact holes, thereby forming source and drain pads, respectively. . Then, the photoresist is applied to the entire surface of the substrate and exposed, leaving a photoresist pattern film for forming the metal control gate, and depositing a metal film on the pattern film so as to be buried in the pattern, and removing the remaining photoresist portions other than the pattern portion to control the metal. Form a gate.
본 발명에서는 채널층을 액티브 영역 상에 전자빔을 이용하여 채널 예정 영역에 전자빔 레지스트 패턴을 형성하고, 전자빔 레지스트 패턴을 이용하여 액티브 영역을 건식 식각으로 식각 한 후, 전자빔 레지스트 패턴을 제거하여 형성한다.In the present invention, an electron beam resist pattern is formed on a channel predetermined region by using an electron beam on the active region, and the active region is etched by dry etching using an electron beam resist pattern, and then the electron beam resist pattern is removed.
또한, 게이트 산화막을 열산화 공정으로 1nm 내지 20nm 의 두께로 형성하고, 두번째 열산화막 역시 1nm 내지 20nm 의 두께로 형성한다. 또한 금속 게이트 두께는 열증착 공정으로 100nm 내지 200nm 의 두께로 형성한다.In addition, the gate oxide film is formed to a thickness of 1 nm to 20 nm by a thermal oxidation process, and the second thermal oxide film is also formed to a thickness of 1 nm to 20 nm. In addition, the metal gate thickness is formed to a thickness of 100nm to 200nm by the thermal deposition process.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 1a 내지 도 1g 및 도 2a 내지 고 2f 는 본 발명의 실시 예에 따른 단전 자 소자의 제조 방법을 설명하기 위한 평면도 및 단면도이다.1A to 1G and 2A to 2F are plan views and cross-sectional views for describing a method of manufacturing a single electronic device according to an exemplary embodiment of the present invention.
여기서, 도 2a 는 도 1a 및 1b 의 2a-1a'선에 따른 단면도이고,2A is a cross-sectional view taken along line 2a-1a 'of FIGS. 1A and 1B.
도 2b 는 도 1c 의 2b-2b' 선에 따른 단면도이고,FIG. 2B is a cross-sectional view taken along the line 2b-2b 'of FIG. 1C;
도 2c 는 도 1d 의 2c-2c' 선에 따른 단면도이고,FIG. 2C is a cross-sectional view taken along the line 2c-2c 'of FIG. 1D,
도 2d는 도 1e의 2d-2d' 선에 따른 단면도이고,FIG. 2D is a cross-sectional view taken along the line 2d-2d 'of FIG. 1E,
도 2e 는 도 1f 의 2e-2e' 선에 따른 단면도이고,FIG. 2E is a cross-sectional view taken along the line 2e-2e 'of FIG. 1F;
도 2f 는 도 1g 의 2f-2f' 선에 따른 단면도이다.FIG. 2F is a cross-sectional view taken along the line 2f-2f 'of FIG. 1G.
먼저, 도 1a 및 도 2a를 참조하면, 실리콘과 같은 반도체 기판(11)상에 산화막(12)이 적층된 구조의 SOI기판(10)을 준비하고, SOI기판(10)상에 반도체층을 형성한다. 바람직하게, 산화막(12)은 실리콘 산화막(SiO2)으로 이루어지고, 반도체 층은 실리콘으로 이루어진다. 그런 다음, 포토리소그래피로 상기 반도체 상에 제 1 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 이용하여 상기 반도체층을 식각하고 도 2A에 도시된 바와 같이 이후 형성될 소오스 및 드레인과 이들을 연결하는 채널이 형성될 액티브 영역(20)을 정의한다. 바람직하게, 상기 식각은 건식 또는 습식 식각으로 진행한다. 그리고 나서, 공지된 방법으로 상기 제 1 포토레지스트 패턴을 제거한다.First, referring to FIGS. 1A and 2A, an SOI substrate 10 having a structure in which an oxide film 12 is stacked on a semiconductor substrate 11 such as silicon is prepared, and a semiconductor layer is formed on the SOI substrate 10. do. Preferably, the oxide film 12 is made of a silicon oxide film (SiO 2 ), and the semiconductor layer is made of silicon. Then, a first photoresist pattern (not shown) is formed on the semiconductor by photolithography, the semiconductor layer is etched using the photoresist pattern, and a source and a drain to be subsequently formed as shown in FIG. The active region 20 in which a channel connecting them is formed is defined. Preferably, the etching proceeds to dry or wet etching. Then, the first photoresist pattern is removed by a known method.
도 1b를 참조하면 액티브 영역(20) 상에 전자빔(E-beam)을 이용하여 상기 채널 예정 영역에서 100nm 이하의 선폭을 갖는 전자빔 레지스트 패턴(미도시)을 형성한다. 그런 다음, 상기 전자빔 레지스트 패턴을 마스크로 이용, 액티브 영역(20)을 식각하여 전도채널층(20a)을 형성한다. 바람직하게 식각은 건식 식각으로 진행한다. 그후, 공지된 방법으로 상기 전자빔 레지스트 패턴을 제거한다.Referring to FIG. 1B, an electron beam resist pattern (not shown) having a line width of 100 nm or less is formed in the channel predetermined region by using an electron beam (E-beam) on the active region 20. Then, using the electron beam resist pattern as a mask, the active region 20 is etched to form a conductive channel layer 20a. Preferably the etching proceeds to dry etching. Thereafter, the electron beam resist pattern is removed by a known method.
도 1c와 도 2b를 참조하면, 상기한 기판 전면에 실리콘 산화막으로 이루어진 게이트 산화막(30)을 형성한다. 바람직하게, 게이트 산화막(30)은 열산화 공정을 이용하여 형성한다.1C and 2B, a gate oxide film 30 made of a silicon oxide film is formed on the entire surface of the substrate. Preferably, the gate oxide film 30 is formed using a thermal oxidation process.
도 1d와 도 2c를 참조하면, 상기한 기판 전면에 포토레지스트를 도포 한후 노광 하여 포토레지스트 패턴(40)을 형성하고 상기 포토레지스트 패턴을 마스크로 하여 상기 포토레지스트 패턴 양측의 액티브 영역(20)으로 불순물 이온을 주입하여, 소오스 및 드레인(50a, 50b)을 형성한 후, 공지된 방법으로 포토레지스트 패턴을 제거한다.1D and 2C, a photoresist is coated on the entire surface of the substrate and exposed to form a photoresist pattern 40, and the photoresist pattern is used as a mask to the active regions 20 on both sides of the photoresist pattern. After impurity ions are implanted to form the source and drains 50a and 50b, the photoresist pattern is removed by a known method.
도 1e와 도 2d를 참조하면 전자빔 리소그래피로 게이트 산화막(30) 상부에 전자빔 레지스트 패턴(미도시)을 형성하고, 상기 전자빔 레지스트(미도시)를 이용하여 게이트 산화막(30)을 식각 하여 채널 부분(20a)과 직교하는 트렌치(30a)를 형성한 후 공지된 방법으로 전자빔 레지스트(미도시)를 제거한다. 바람직하게 식각은 습식 식각으로 진행한다.1E and 2D, an electron beam resist pattern (not shown) is formed on the gate oxide layer 30 by electron beam lithography, and the gate oxide layer 30 is etched using the electron beam resist (not shown) to form a channel portion ( After forming the trench 30a orthogonal to 20a), the electron beam resist (not shown) is removed by a known method. Preferably the etching proceeds by wet etching.
도 1f와 2e를 참조하면, 상기한 기판 전면에 실리콘 산화막으로 이루어진 중간 산화막(30')을 형성한다. 바람직하게 중간 산화막(30')은 열산화 공정을 이용하며 형성한다. 이때 중간 산화막(30')이 열산화 공정을 통하므로 상기한 채널 부분과 직교하는 트렌치(30a)와 접하는 채널 부분에서 스트레스 누적에 의해 열산화가 강하게 일어나 터널접합(TJ)과 양자점(QD)이 동시에 형성된다.1F and 2E, an intermediate oxide film 30 ′ formed of a silicon oxide film is formed on the entire surface of the substrate. Preferably, the intermediate oxide film 30 'is formed using a thermal oxidation process. At this time, since the intermediate oxide film 30 ′ is subjected to a thermal oxidation process, thermal oxidation is strongly induced by stress accumulation in the channel portion that is in contact with the trench 30a perpendicular to the channel portion, and thus the tunnel junction TJ and the quantum dot QD are formed. Formed at the same time.
도 1g와 도 2f를 참조하면 포토 리소그래피로 중간 산화막(30') 상부에 제 2포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 이용하여 드러나는 중간 산화막(30')과 게이트 산화막(30)을 차례로 식각하고 반도체 층(20)의 소오스 및 드레인(50a, 50b)이 드러나게 하여 제 1 내지 제 2 컨택홀을 형성한다. 바람직하게, 식각은 습식 식각으로 진행한다. 그리고 나서 제 1 내지 제 2 컨택홀에 매립되게 금속막을 증착 하고 공지된 방법으로 포토레지스트를 제거하여 소오스 및 드레인(50a, 50b)과 접촉하는 소오스 및 드레인 패드(50a', 50b')를 각각 형성한 후, 기판 전면에 제 3 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴에 매립되게 금속막을 증착 하여 공지된 방법으로 제거함으로써 금속 게이트 및 게이트 패드(60a, 60a')를 동시에 형성한다.1G and 2F, a second photoresist pattern (not shown) is formed on the intermediate oxide layer 30 ′ by photolithography, and the intermediate oxide layer 30 ′ and the gate oxide layer (shown using the photoresist pattern) are formed. 30 is sequentially etched to expose the source and drains 50a and 50b of the semiconductor layer 20 to form first to second contact holes. Preferably, the etching proceeds to wet etching. Then, a metal film is deposited to fill the first to second contact holes, and photoresist is removed by a known method to form source and drain pads 50a 'and 50b', which are in contact with the source and drains 50a and 50b, respectively. After that, a third photoresist pattern (not shown) is formed on the entire surface of the substrate, and a metal film is deposited to be embedded in the photoresist pattern, and the metal gate and the gate pads 60a and 60a 'are simultaneously formed by removing the metal film. do.
상기한 단전자 소자는 게이트(60a)에 인가되는 전압에 따라 양자점(QD)의 전위가 변화되어 소오스에서 전자가 양자점을 통하여 터널링에 의해 드레인으로 이동한다.In the single-electron device, the potential of the quantum dot QD is changed according to the voltage applied to the gate 60a, and electrons in the source move to the drain by tunneling through the quantum dot.
상기한 본 발명에 의하면 종래의 단전자 소자에서와 같이 게이트를 이중 게이트로 형성하거나 고가의 전자빔 식각 장치를 이용하지 않고 전자빔 식각으로 채널층에 직교하는 트렌치를 형성하고 열산화를 이용함으로써 전도 채널 상에 원하는 크기의 양자점 및 터널접합을 용이하게 형성할 수 있다.According to the present invention, as in the conventional single-electron device, a gate is formed as a double gate or a trench orthogonal to the channel layer is formed by electron beam etching without using an expensive electron beam etching apparatus, and thermal oxidation is used to form a conductive channel. Quantum dots and tunnel junctions of a desired size can be easily formed.
이에 따라 소비전력이 감소하고 종래의 이중 게이트 형성을 위한 금속막 증착 및 패터닝 공정이 생략됨으로, 공정이 단순화되어 제조 비용이 감소되며 채널과 직교하는 트렌치 폭을 조절하면 양자점의 크기를 임의로 바꿀 수 있으므로 동작 온도의 향상으로 인한 소자기능을 향상시킬 수 있다. 본 발명에 의해 제작되는 단전자 소자는 이를 구성 단위로 하는 단전자 로직회로에 직접적으로 응용할 수 있어 개발 시 상당한 산업적 파급효과가 기대된다.As a result, power consumption is reduced, and the conventional metal film deposition and patterning process for forming a double gate is omitted, thus simplifying the process to reduce manufacturing cost, and by adjusting the trench width orthogonal to the channel, the size of the quantum dot can be arbitrarily changed. The device function can be improved by improving the operating temperature. The single-electron device manufactured by the present invention can be directly applied to a single-electron logic circuit having the constituent unit, and significant industrial ripple effect is expected in development.
또한 본 발명은 상기 실시 예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위 내에서 다양하게 변형시켜 실시할 수 있다.In addition, the present invention is not limited to the above embodiments and can be carried out in various modifications without departing from the technical gist of the present invention.
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