KR20030058758A - 액정표시소자 - Google Patents

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Abstract

본 발명은 게이트 라인의 저항 때문에 게이트 라인 마지막점에서 발생하는 게이트 신호의 지연을 방지하기 위한 액정표시소자에 관한 것으로, 제 m 행의 게이트 라인(GL)과, 제 n 열의 데이터 라인(DL)과, 상기 게이트 라인(GL)과 평행하게 배치되어 게이트 라인(GL)의 마지막점과 연결되는 제 2 게이트 라인(GL')과, 상기 게이트 라인(GL)과 데이터 라인에 의해 정의되며 매트릭스 형태로 배치되는 m×n 개의 화소와, 상기 게이트 라인(GL)과 데이터 라인(DL)의 교차부에 형성되는 박막트랜지스터(20)로 구성되어 있다.

Description

액정표시소자{LIQUID CRYSTAL DISPLAY}
본 발명은 액정표시소자(Liquid Crystal Display)에 관한 것으로, 특히 게이트 라인의 저항으로 인한 게이트 라인의 마지막점에서 발생하는 게이트 신호지연을 방지하기 위한 액정표시소자에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과, 이 액정패널을 구동하기 위한 구동회로를 구비하게 된다.
실제로, 액정표시소자는 도 1에 도시된 바와 같이 게이트라인들(GL1 내지 GLm)과 데이터라인들(DL1 내지 DLn)이 교차되어 배열된 액정패널(2)을 구비한다. 이 액정패널에는 액정셀들 각각에 전계를 인가하기 위한 화소전극들과 기준전극, 즉 공통전극이 마련되게 된다. 여기서, 화소전극은 하부기판 상에 액정셀별로 형성되는 반면 공통전극은 상부기판의 전면에 일체화되어 형성되게 된다. 화소전극들 각각은 스위치 소자로 사용되는 박막 트랜지스터(Thin Film Transistor; 이하 “TFT″라 함)의 소오스 및 드레인 단자들을 경유하여 데이터 라인들(DL1 내지 DLn) 중 어느 하나에 접속되게 된다. TFT들 각각의 게이트 단자는 화소전압신호가 1라인분씩의 화소전극들에게 인가되게끔 하는 게이트 라인들(GL1 내지 GLm) 중 어느 하나에 접속되게 된다. 또한, 도 1의 액정표시소자는 게이트라인들(GL1 내지 GLm)과 접속된 게이트 드라이버(4)와, 데이터라인들(DL1 내지 DLn)에 접속된 데이터 드라이버(6)와, 공통전극에 접속되는 공통전압 발생부(8)를 구비한다. 게이트 드라이버(4)는 스캐닝신호, 즉 게이트신호를 게이트라인들(GL1 내지 GLm)에 순차적으로 공급하여 액정패널(2) 상의 화소들을 1라인분씩 순차적으로 구동하게 된다. 데이터 드라이버(6)는 게이트라인들(GL1 내지 GLm) 중 어느 하나에 게이트신호가 공급될 때마다 데이터라인들(DL1 내지 DLn) 각각에 데이터 전압신호를 공급하게 된다. 공통전압 발생부(8)는 공통전극에 공통전압신호를 공급하게 된다. 이러한 액정표시장치는 액정셀별로 데이터 전압신호에 따라 화소전극과 공통전극 사이에 인가되는 전계에의해 광투과율을 조절함으로써 화상을 표시하게 된다.
이러한 액정패널에서는 게이트신호가 턴-오프되어 하강할 때 데이터 라인(DL 내지 DLn)에 공급되어진 데이터전압(공통전극전압 기준)과 액정셀에 충전되어진 액정셀 전압과의 차전압에 해당하는 피드 트로우 전압(Feed Through Voltage, ΔVp)이 발생되게 된다. 이 피드 트로우 전압(ΔVp)은 TFT의 게이트단자와 액정셀 전극 사이에 박막트랜지스터의 구성상 존재하는 기생용량(Cgs)에 의해 발생되는 것으로서, 게이트 라인 및 데이터 라인의 저항에 따른 신호 지연에 의해 액정셀들에 동일한 크기의 데이터 전압이 공급되어질 경우에도 액정셀들의 위치에 따라 발생되는 피드 트로우 전압(ΔVp)의 크기가 다르게 된다. 상세히 설명하면, 액정패널 상의 화소들은 도 2와 같은 등가회로를 가지게 된다. 도 2에서 화소는 게이트 라인(GL), 데이터 라인(DL) 및 공통전극(CL)사이에 접속되어진 TFT와, TFT의 소오스 단자와 공통전극(CL) 사이에 접속되어진 액정셀(Clc)로 구성되게 된다. 상기 액정셀(Clc)은 게이트 라인(GL)상의 게이트 신호에 의해 TFT가 턴-온 되는 T0로부터 Toff 까지의 기간동안 데이터 라인(DL) 상의 데이터 전압과 공통전극(CL) 상의 기준전압과의 차전압을 충전하게 된다. 그러나, TFT의 게이트 단자에 인가되는 게이트 신호는 게이트 라인(GL)의 저항에 의해 게이트 신호지연이 발생하게 된다. 즉, 도면에 도시한 바와 같이 화소가 게이트 라인(GL)의 시작점으로부터 가까운 경우에는 게이트 신호의 지연이 거의 없는 반면에 화소가 게이트 라인(GL)의 시작점으로부터 멀리 떨어진 경우에는 게이트 신호가 전달되는 게이트 라인의 길이가 길어지기 때문에 게이트 라인의 배선 저항의 영향이 커지므로 게이트 신호의 지연이 커지게 된다. 이렇게, 게이트신호의 지연량이 게이트 라인의 저항으로 인하여 화소들의 위치가 게이트라인(GL)의 시작점으로부터 멀어 질수록 커지게 된다면, 화소들의 위치가 게이트라인(GL)의 시작점으로부터 멀어짐에 따라 피드 트로우 전압(ΔVp)은 화소의 위치가 게이트라인(GL)의 시작점으로부터 멀어질수록 커지게 된다. 다시 말하여, 피드 트로우 전압(ΔVp)은 게이트신호의 지연시간이 길어질수록 커지게 된다.
이와 같이, 피드 트로우 전압(ΔVp)은 게이트 라인(GL)의 배선 저항이 액정셀의 위치에 따라 달라지기 때문에 액정셀들의 위치에 따라 크기가 달라지는 피드 트로우 전압(ΔVp)으로 인하여 액정셀들의 광투과율 불균일해져 도 3에 도시한 바와 같이 게이트 라인(GL)의 시작점으로부터 가까운 화소와 게이트 라인(GL)의 시작점으로부터 멀리 떨어진 화소에 대하여 화면의 밝기차이가 발생하게 된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해서 이루어진 것으로, 게이트 신호의 지연이 가장 크게 발생하는 마지막 화소가 위치하는 게이트 라인의마지막점에 제 2 게이트 라인을 형성하여 상기 게이트 라인과 제 2 게이트 라인에 게이트 신호를 동시에 인가함으로써, 게이트 라인의 배선 저항을 줄여 마지막 화소에서 발생하는 게이트 신호의 지연 방지를 목적으로 한다.
기타 본 발명의 목적 및 특징은 이하의 발명의 구성 및 특허청구범위에서 상세히 기술될 것이다.
도 1은 종래의 액정표시소자를 도시한 평면도.
도 2는 종래의 액정표시소자에 있어서, 게이트 라인 저항에 의한 게이트 신호 지연을 도시한 도면.
도 3은 도 2에 도시한 게이트 신호 지연으로 인한 화면의 밝기 차이를 도시한 도면.
도 4는 본 발명의 게이트 라인 저항을 모델링한 모델링도.
도 5는 본 발명의 실시예를 도시한 평면도면.
도 6은 본 발명의 다른 실시예를 도시한 평면도면.
*** 도면의 주요부분에 대한 부호의 설명 ***
2: 액정패널4: 게이트 드라이버
6: 데이터 드라이버20: 박막트랜지스터
21: 게이트 전극22: 반도체층
23: 소오스 전극25: 화소 전극
27: 드레인 전극26: 컨택홀
GL: 게이트 라인
GL': 제 2 게이트 라인
DL: 데이터 라인
상기와 같은 목적을 달성하기 위한 본 발명의 액정표시소자의 구조는 제 m 행의 게이트 라인과, 제 n 열의 데이터 라인과, 상기 게이트 라인과 데이터 라인에 의해 정의되며 매트릭스 형태로 배치되는 m×n 개의 화소와, 상기 게이트 라인의 마지막점과 연결되는 제 2 게이트 라인과, 상기 게이트 라인과 데이터 라인의 교차부에 형성되는 박막트랜지스터로 구성되어 있으며, 상기 박막트랜지스터는 패널형태의 반도체층과, 게이트 라인으로부터 인출되어진 게이트 전극과, 데이터 라인으로부터 인출되어진 소오스 전극 및 화소에 형성된 화소 전극에 접속된 드레인 전극을 포함하고 있으며 상기 소오스 전극과 드레인 전극은 서로 대향하여 상기 반도체층과 소정 부분 오버랩(overlap)되도록 대치되어 있다.
또한, 상기 박막트랜지스터의 게이트 전극에 게이트 신호가 인가되는 동안 게이트 전압을 충전한 후, 다음 게이트 라인 구동시 화소 전극에 데이터 전압이 공급되는 동안 충전된 전압을 방전하여 화소 전극의 전압 변동을 방지하는 역할을 하는 스토리지 커패시터를 추가로 포함한다.
액정표시소자가 고해상도와 함께 대화면으로가면서 게이트 라인의 길이가 길어져 배선 저항이 증가하면서 게이트 신호의 지연이 발생함에 따라 커패시터에 충분한 전압을 충전하지 못하여, 액정 화면에 휘도의 불균일이나 얼룩등의 현상을 야기 시키게 된다.
따라서, 본 발명은 상기와 같은 게이트 신호 왜곡에 따른 화질 저하를 방지하기 위하여 게이트 라인 마지막점에 연결되는 제 2 게이트 라인을 형성하여 게이트 라인 저항을 줄여 게이트 신호 저항을 감소시킨 것이다.
이하, 도면을 참조하여 제 2 게이트 라인을 추가로 형성함에 따라 게이트 라인 저항이 감소하게 되는 원리에 대하여 설명하면 다음과 같다.
도 4a내지 도 4b에 도시한 것은 게이트 라인의 저항을 모델링한 것이다.
도 4a에 도시한 바와 같이, 제 m 행의 게이트 라인(GL)과 제 n 열의 데이터 라인(DL)에 의해서 정의되는 화소가 매트릭스 형태로 배치되는 액정표시 소자(미도시)에 있어서, 단위 화소당 게이트 라인(GL)의 저항값을 R이라고 가정했을때, 상기 게이트 라인(GL)의 맨 마지막점의 n 번째 화소에 인가되는 게이트 신호는 nR 에 해당하는 저항의 영향을 받는다.
그러나, 도 4b에 도시한 바와 같이 상기와 같이 단위 화소당 R의 저항값을 가지는 게이트 라인(GL)과 동일한 제 2 게이트 라인(GL')을 상기 게이트 라인(GL)의 상부 또는 하부에 병렬로 형성하여 n 번째 화소가 위치하는 게이트 라인(GL)의 마지막점에 연결하게 되면 n 번째 화소에 인가되는 게이트 신호는을 가지는 저항의 영향을 받게 된다.
즉, 저항 nR 값을 가지는 원래의 게이트 라인(GL)에 저항 nR 값을 가지는 제 2의 게이트 라인(GL')을 추가로 형성하게 되면 상기 게이트 라인(GL)과 제 2 게이트 라인(GL')이 접속되는 제 n 번째 화소에 게이트 신호를 인가하는 게이트 라인(GL) 마지막점의 저항(R')은 하기의 수학식 1로 계산된다.
수학식 1에 의하여 계산된 게이트 라인(GL) 마지막점의 저항(R')값은이다.
이하, 첨부한 도면을 통하여 상기와 같이 구성된 본 발명에 대하여 상세히 설명하면 다음과 같다.
도 5에 도시한 것은 본 발명에 따른 액정표시소자이다.
도면에 도시한 바와 같이, 액정표시소자는 제 m 행의 게이트 라인(GL)과, 제 n 열의 데이터 라인(DL)이 도면에 도시하지는 않았지만 게이트 절연막을 사이에 두고 서로 직교되도록 배열되어 있으며, 상기 게이트 라인(GL)과 데이터 라인(DL)에 의해 정의되며 매트릭스 형태로 배치되는 m×n 개의 화소(p)와, 상기 게이트 라인(GL)과 소정부분 중첩되어 형성된 스토리지 커패시터(Cst)와, 상기 n 행의 화소에 신호를 인가하는 상기 게이트 라인(GL)의 마지막점과 연결되어 게이트 라인(GL) 바로 하부에 소정간격 이격되어 배치된 제 2 게이트 라인(GL')과, 상기 게이트 라인(GL)과 데이터 라인(DL)의 교차부에 형성되는 박막트랜지스터(20)로 구성되어 있으며, 상기 박막트랜지스터(20)는 상기 게이트 절연막(미도시) 상에 패턴의 형태로 형성된 반도체층(22)과, 게이트 라인(GL)으로부터 인출되어진 게이트 전극(21)과, 데이터 라인(DL)으로부터 인출되어진 소오스 전극(23) 및 화소(p)에 형성된 화소 전극(25)에 접속된 드레인 전극(27)을 포함하고 있으며 상기 소오스 전극(23)과 드레인 전극(27)은 서로 대향하여 상기 반도체층(22)과 소정 부분 오버랩(overlap)되도록 대치되어 있다.
스토리지 캐패시터(Cst)는 게이트 전극(21)에 게이트 신호가 인가되는 동안 게이트 전압을 충전한 후, 다음 게이트 라인 구동시 화소 전극(25)에 데이터 전압이 공급되는 동안 충전된 전압을 방전하여 화소 전극의 전압 변동을 방지하는 역할을 한다.
또한, 화소 내에는 ITO(Indium Tin Oxide)와 같은 투명 금속으로 이루어진 화소 전극(25)이 배치되어 있으며, 상기 드레인 전극(27)은 컨택홀(contact hole)(26)을 통하여 화소 전극(25)과 전기적으로 연결된다.
또한, 게이트 라인(GL)과 제 2 게이트 라인(GL')은 게이트 드라이버 집적회로(미도시)로부터 공급되는 게이트 신호가 인가되는 게이트 패드(미도시)에 연결되어 제 2 게이트 라인(GL')과 상기 제 2 게이트 라인(GL')에 연결되는 게이트 라인(GL)에 게이트 신호를 동시에 인가될 수 있도록 한다.
상기 제 2 게이트 라인(GL')은 게이트 라인(GL)의 마지막점에 연결되어 게이트 라인(GL)으로부터 각 화소의 게이트 전극(21)에 인가되는 게이트 신호가 게이트 라인(GL)의 마지막점에 인가될 때 게이트 라인(GL)의 저항으로 인하여 발생하는 게이트 신호 지연을 방지하기 위하여 형성된 것으로, 상기 게이트 라인(GL) 형성 공정시 게이트 라인과 동일한 폭을 가지고 게이트 라인 하부에 소정 간격 이격되어 게이트 라인(GL)과 평행하게 배치되도록 형성된다.
즉, 상기 도 4 및 수학식 1에서 설명한 바와 같이, 상기 게이트 라인(GL)의 마지막점에 연결되는 제 2 게이트 라인(GL')을 형성하여 평행하게 배치시킴으로써, 게이트 라인(GL) 마지막점에서 게이트 신호가 받는 저항을 반절도 줄일 수 있어 게이트 신호 지연을 감소시킬 수 있다.
상기와 같이 게이트 신호 지연을 줄임에 따라, 처음 게이트 신호가 인가되는 화소와 마지막 게이트 신호가 인가되는 화소의 스토리지 캐패시터(Cst)에서 게이트 전극(21)에 게이트 신호가 인가되는 동안의 게이트 전압 충전율 차이를 최소화 할 수 있기 때문에 균일한 화면의 밝기를 제공할 수 있다. 또한, 상기 게이트 라인(GL)과 제 2 게이트 라인(GL')은 한 개의 게이트 패드에 연결된다.
도 6에 도시한 것은 본 발명의 다른 실시예로 게이트 라인(GL)과 연결되는 제 2 게이트 라인(GL')이 이전의 실시예와 다르게 형성된 구조이다
도면에 도시한 바와 같이, 제 m 행의 게이트 라인(GL)과, 제 n 열의 데이터 라인(DL)과, 상기 게이트 라인(GL)과 데이터 라인에 의해 정의되며 매트릭스 형태로 배치되는 m×n 개의 화소와, 상기 n 행의 화소에 신호를 인가하는 상기 게이트 라인(GL)과 연결되는 제 2의 게이트 라인(GL')과, 상기 게이트 라인(GL)과 데이터 라인(DL)의 교차부에 형성되는 박막트랜지스터(20)로 구성되어 있으며, 상기 박막트랜지스터(20)는 패널형태의 반도체층(22)과, 게이트 라인(GL)으로부터 인출되어진 게이트 전극(21)과, 데이터 라인(DL)으로부터 인출되어진 소오스 전극(23) 및 화소에 형성된 화소 전극(25)에 접속된 드레인 전극(27)을 포함하고 있으며 상기 소오스 전극(23)과 드레인 전극(27)은 서로 대향하여 상기 반도체층(22)과 소정 부분 오버랩(overlap)되도록 대치되어 있다.
상기 제 2 게이트 라인(GL')은 게이트 라인(GL)의 마지막점에 연결되어 게이트 라인(GL)으로부터 각 화소의 게이트 전극(21)에 인가되는 게이트 신호가 게이트 라인(GL)의 마지막점에 인가될때 게이트 라인(GL)의 저항으로 인하여 발생하는 게이트 신호 지연을 방지하기 위하여 형성된 것으로, 상기 게이트 라인(GL) 형성 공정시 게이트 라인과 동일한 폭을 가지고 게이트 라인 상부에 소정 간격 이격되어 게이트 라인(GL)과 평행하게 배치되도록 형성된다.
본 발명의 게이트 라인(GL) 마지막점에서 게이트 신호지연을 감소시키기 위한 게이트 라인 형성 방법은 상기 두 실시예에서 설명한 스토리지 온 게이트(Storage On Gate) 방식의 액정표시소자 뿐만아니라, 게이트 라인들 사이에 스토리지 커패시터가 독립적으로 형성된 스토리지 온 커먼 방식(Storage On Common)에도 동일하게 적용될 수 있다.
또한, 상기 제 2 게이트 라인의 배치 구조는 게이트 라인 마지막점에서 게이트 신호 지연을 줄일 수 있는 구조라면 어떠한 구조라도 가능하다.
상술한 바와 같이, 본 발명에 따르면 게이트 라인의 끝단과 연결되는 또 다른 제 2 게이트 라인을 상기 게이트 라인과 평행하게 배치하여 게이트 라인 저항을줄임으로써, 게이트 라인 끝단에 형성된 화소에서 발생하는 게이트 신호 지연을 줄여 고 화질이 액정표시소자를 제공한다.

Claims (6)

  1. 제 m 행의 게이트 라인(GL)과, 제 n 열의 데이터 라인(DL)과, 상기 게이트 라인(GL)과 데이터 라인(DL)에 의해 정의되며 매트릭스 형태로 배치되는 m×n 개의 화소와, 상기 n 행의 화소에 신호를 인가하는 상기 게이트 라인(GL)의 마지막점과 연결되는 제 2 게이트 라인(GL')과, 상기 게이트 라인(GL)과 데이터 라인(DL)의 교차부에 형성되는 박막트랜지스터로 이루어진 것을 특징으로 하는 액정표시소자.
  2. 제 1 항에 있어서, 상기 박막트랜지스터는 반도체층과, 상기 게이트 라인(GL)으로부터 인출되어진 게이트 전극과, 상기 데이터 라인(DL)으로부터 인출되어진 소오스 전극 및 화소에 형성된 화소 전극에 접속된 드레인 전극을 포함하고 있으며 상기 소오스 전극과 드레인 전극은 서로 대향하여 상기 반도체층과 소정 부분 오버랩되도록 대치되어 있는 것을 특징으로 하는 액정표시소자.
  3. 제 1 항에 있어서, 상기 제 2 게이트 라인(GL')은 게이트 라인(GL)과 동일한 폭을 가지고 상기 게이트 라인(GL)과 평행하게 배치되어 있는 것을 특징으로 하는 액정표시소자.
  4. 제 1 항에 있어서, 상기 제 2 게이트 라인(GL')은 게이트 라인(GL)의 하부에 형성되어 있는 것을 특징으로 하는 액정표시소자.
  5. 제 1 항에 있어서, 상기 제 2 게이트 라인(GL')은 게이트 라인(GL)의 상부에 형성되어 있는 것을 특징으로 하는 액정표시소자.
  6. 제 1 항에 있어서, 상기 게이트 라인(GL)과 제 2 게이트 라인(GL')은 하나의 게이트 패드에 연결되어 있는 것을 특징으로 하는 액정표시소자.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01265232A (ja) * 1988-04-18 1989-10-23 Hitachi Ltd 薄膜トランジスタマトリクス基板
JPH04280226A (ja) * 1991-03-08 1992-10-06 Nec Corp 薄膜トランジスタ素子アレイおよびその駆動方法
KR100483521B1 (ko) * 1997-06-25 2005-08-10 삼성전자주식회사 액정표시장치의화소구조
JP2000131713A (ja) * 1998-10-26 2000-05-12 Sony Corp 液晶表示装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016095279A1 (zh) * 2014-12-16 2016-06-23 深圳市华星光电技术有限公司 一种液晶显示面板

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