KR20030058570A - 반도체소자의 금속배선 형성방법 - Google Patents

반도체소자의 금속배선 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 캐패시터 상부에 형성되는 평탄화된 층간절연막의 특성 열화를 최소화시키고 그에 따른 소자의 특성을 향상시키기 위하여, 반도체기판 상부에 캐패시터를 형성하고 상기 캐패시터 상부를 질화막으로 층간절연막을 형성한 다음, 상기 층간절연막을 평탄화식각하고 금속배선 콘택마스크를 이용한 사진식각공정으로 상기 층간절연막을 식각하여 상기 캐패시터를 노출시키는 금속배선 콘택홀을 형성한 다음, 상기 콘택홀 표면을 HF 용액이나 BOE ( buffered oxide etchant ) 용액으로 세정하고 상기 콘택홀을 통하여 상기 캐패시터에 접속되는 금속배선을 형성함으로써 층간절연막으로 인한 특성 열화를 방지하여 예정된 금속배선을 용이하게 형성할 수 있도록 하고 그에 따른 반도체소자의 특성, 신뢰성, 생산성 및 수율을 향상시킬 수 있는 기술이다.

Description

반도체소자의 금속배선 형성방법{A method for forming a inter-layer oxide of a semiconductor device}
본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 특히 캐패시터를 형성하고 그 상부에 층간절연막을 형성한 이를 통하여 상기 캐패시터에 접속되는금속배선의 형성공정시 유발되는 문제점을 해결하는 방법에 관한 것이다.
일반적으로 메모리 소자는 트랜지스터 및 캐패시터가 구비되고, 상기 이들을 구동시키기 위한 금속배선이 구비된다.
이때, 상기 금속배선은 상기 트랜지스터와 캐패시터에 각각 접속되어 구비된다.
그러나, 상기 캐패시터의 형성공정후 그 상부에 형성된 층간절연막을 형성하고 상기 층간절연막을 콘택식각하여 상기 캐패시터를 노출시키는 콘택홀을 형성한 다음, 이를 통하여 상기 캐패시터에 접속되는 금속배선을 형성한다.
도시되진 않았으나, 종래기술에 따른 반도체소자의 층간절연막을 설명하면 다음과 같다.
먼저, 반도체기판 상에 하부절연층을 형성한다.
이때, 상기 하부절연층은 소자분리막, 워드라인 및 비트라인을 형성하고 그 상부를 평탄화시켜 형성한 것이다.
여기서, 상기 하부절연층은 BPSG ( boro phospho silicate glass ) 와 같이 유동성이 우수한 절연물질로 형성한다.
그 다음, 상기 반도체기판의 예정된 부분을 노출시키는 저장전극 콘택홀을 형성한다.
이때, 상기 저장전극 콘택홀은 저장전극 콘택마스크를 이용한 사진식각공정으로 상기 하부절연층을 식각하여 상기 반도체기판을 노출시켜 형성한 것이다.
그 다음, 상기 저장전극 콘택홀을 매립하는 저장전극 콘택플러그를 형성한다.
이때, 상기 저장전극 콘택플러그는 상기 콘택홀을 매립하는 폴리실리콘막/확산방지막의 적층구조로 형성한다.
여기서, 상기 확산방지막은 Ti/TiN 으로 형성한다.
그 다음, 상기 저장전극 콘택플러그에 접속되는 저장전극, 유전체막 및 플레이트전극의 적층구조로 캐패시터를 형성한다.
그리고, 상기 캐패시터 상부에 층간절연막을 형성한다.
이때, 상기 층간절연막은 BPSG, PSG ( phospho silciate glass ), SOG ( spin on glass ) 등과 같이 플로우가 잘되는 절연물질을 이용하여 평탄화시켜 형성한 것이다.
그 다음, 금속배선 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 층간절연막을 식각하여 상기 캐패시터의 플레이트전극을 노출시키는 금속배선 콘택홀을 형성한다.
그러나, 상기 층간절연막 식각공정시 식각 잔유물, 폴리머가 유발되거나 상기 플레이트전극 상부에 미세한 절연층 등이 존재하게 된다.
이를 제거하기 위하여 HF 나 BOE 용액을 이용하여 습식 세정공정을 실시한다.
이때, 상기 층간절연막이 심하게 어택 ( attack ) 되어 리프팅되거나 상기 금속배선 콘택홀이 손상되고 그에 따른 후속공정을 어렵게 하는 문제점이 있다.
본 발명은 상기한 바와같이 종래기술에 따른 문제점을 해결하기 위하여, 캐패시터 형성후 형성되는 층간절연막을 질화막으로 형성하여 금속배선 콘택 공정시 공정 특성을 열화시키는 문제점을 제거함으로써 예정된 후속공정을 실시할 수 있도록 하여 반도체소자의 수율 및 생산성을 향상시키고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 반도체소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11 : 반도체기판13 : 하부절연층
15 : 콘택홀17 : 폴리실리콘막
19 : Ti/TiN21 : 저장전극용 도전층
23 : 유전체막25 : 플레이트전극용 도전층
27 : 캐패시터29 : 제1층간절연막, 질화막
31 : 금속배선 콘택홀33 : 제1금속배선
35 : 제2층간절연막37 : 제2금속배선
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 금속배선 형성방법은,
반도체기판 상부에 캐패시터를 형성하는 공정과,
상기 캐패시터 상부를 질화막으로 층간절연막을 형성하는 공정과,
상기 층간절연막을 평탄화식각하는 공정과,
금속배선 콘택마스크를 이용한 사진식각공정으로 상기 층간절연막을 식각하여 상기 캐패시터를 노출시키는 금속배선 콘택홀을 형성하는 공정과,
상기 콘택홀 표면을 HF 용액이나 BOE 용액으로 세정하는 공정과,
상기 콘택홀을 통하여 상기 캐패시터에 접속되는 금속배선을 형성하는 공정을 포함하는 것과,
상기 질화막은 케미컬 코팅 방법, PVD ( phsical vapor deposition ), CVD ( Chemical vapor deposition ) 또는 ALD ( atomic layer deposition ) 방법 중에서 한가지로 형성하되,
상기 케미컬 코팅 방법은 치밀화 공정이 수반되고,
상기 치밀화 공정은 50 ∼ 300 ℃／초의 승온속도로 N2, NH3, Ar 등과 같은 환원 분위기 가스를 사용하여 200 ∼ 800 ℃ 온도에서 실시하는 것과,
상기 질화막은 1000 ∼ 10000 Å 두께만큼 형성하는 것과,
상기 질화막은 200 ∼ 800 ℃ 의 온도, 0.1 mTorr ∼ 10 Torr 의 압력에서 형성하는 것과,
상기 평탄화식각공정은 에치백 공정으로 실시하는 것과,
상기 평탄화식각공정은 식각공정으로 인한 상기 층간절연막의 특성 열화를 회복시키는 어닐링 공정이 수반되되,
상기 어닐링 공정은 RTA ( rapid thermal anneal ) 공정으로 실시하거나, 로 열처리 ( furnace anneal ) 공정으로 실시하고,
상기 어닐링 공정은 N2, O2, N2O, Ar, O2+N2, NH3및 이들의 조합으로 이루어지는 군에서 선택된 임의의 한가지를 반응가스로 사용하여 400 ∼ 800 ℃ 의 온도에서 실시하는 것을 특징으로 한다.
한편, 본 발명의 원리는, 캐패시터 형성공정후 그 상부를 평탄화시키는 층간절연막으로 질화막을 형성하여 층간절연막의 손상을 방지하며 세정 공정을 실시할 수 있도록 함으로써 후속공정을 용이하게 실시할 수 있도록 하는 것이다.
참고로, 종래의 층간절연막인 BPSG, SOG 나 PSG 는 HF 용액에 20 Å/초 이하의 식각률을 나타내고 BOE 용액에 200 Å／초 이하의 식각률을 나타내어 후속공정을 실시할 수 없도록 상기 층간절연막을 손상시킨다.
이에 반하여, 본 발명의 층간절연막으로 사용될 질화막은 HF 용액에 0.8 Å/초 이하의 식각률을 나타내고 BOE 용액에 2 Å／초 이하의 낮은 식각률을 나타내어 후속공정을 용이하게 실시할 수 있도록 층간절연막의 형상을 유지할 수 있다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체기판(11) 상부에 소자분리막(도시안됨)을 형성하고 상기 반도체기판(11) 상부를 평탄화시키는 하부절연층(13)을 형성한다.
이때, 상기 하부절연층(13)은, 워드라인(도시안됨) 및 비트라인(도시안됨)을 형성하고 그 상부를 평탄화시켜 형성한 것이다.
여기서, 상기 하부절연층(13)은 BPSG 와 같이 유동성이 우수한 절연물질로 형성한다.
그 다음, 저장전극 콘택마스크를 이용한 사진식각공정으로 상기 하부절연층(13)을 식각하여 상기 반도체기판(11)을 노출시키는 콘택홀(15)을 형성한다.
그리고, 상기 콘택홀(15)을 매립하는 콘택플러그를 형성한다.
이때, 상기 콘택플러그는 폴리실리콘막(17)과 Ti/TiN(19)의 적층구조로 형성된다. 여기서, 상기 Ti/TiN (19)은 확산방지막으로 사용되는 것이다.
도 1b를 참조하면, 상기 콘택플러그(17,19)에 접속되는 저장전극용도전층(21)을 형성하고 그 상부에 유전체막(23) 및 플레이트전극용 도전층(25)을 적층한다.
도 1c를 참조하면, 상기 캐패시터 마스크(도시안됨)를 이용한 사진식각공정으로 상기 하부절연층(13)이 노출되도록 상기 플레이트전극용 도전층(25), 유전체막(23), 저장전극용 도전층(21)을 순차적으로 식각하여 캐패시터(27)를 형성한다.
이때, 상기 유전체막(23)은 SBT ( SrBi2Ta2O9), SBTN ( SrBi2(Ta1-xNbx)2O9), BLT ((Bi1-xLax)4Ti3O12), BTO ( Bi4Ti3O12) 및 이들과 유사한 유전율을 갖는 고 유전체막으로 형성한 것이다.
그리고, 상기 유전체막(23)은 50 ∼ 3000 Å 두께로 형성하되, RTA 방법을 이용하여 핵 생성 성장 및 결정립 성장공정으로 형성한 것이다.
그리고, 상기 RTA 방법은 O2, N2O, N2, Ar, Ne, Kr, Xe, He 및 이들의 조합으로 이루어지는 군에서 선택된 임의의 한가지 가스를 이용하여 실시한다.
도 1d를 참조하면, 상기 캐패시터(27) 상부를 층간절연막(29)을 형성하고 이를 에치백하여 평탄화시킨다.
이때, 상기 층간절연막(29)은 케미컬 코팅 방법, PVD, CVD 또는 ALD 방법으로 1000 ∼ 10000 Å 두께만큼 형성하되, 200 ∼ 800 ℃ 의 온도, 0.1 mTorr ∼ 10 Torr 의 조건에서 실시한다.
그리고, 상기 케미컬 코팅 방법은 치밀화 공정이 수반된다.
그리고, 상기 치밀화 공정은 RTA 공정으로 실시한다.
여기서, 상기 RTA 공정은 N2, NH3, Ar 등과 같은 환원 분위기 가스를 사용하여 200 ∼ 800 ℃ 온도에서 실시하되, 50 ∼ 300 ℃／초의 승온속도로 실시한다.
그 다음, 상기 에치백 공정으로 특성 열화된 상기 층간절연막(29)의 전기적 특성을 회복시키기 위하여 어닐링한다.
이때, 상기 어닐링 공정은 RTA 공정으로 실시하거나, 로 열처리 ( furnace anneal ) 공정으로 실시한다.
여기서, 상기 어닐링 공정은 N2, O2, N2O, Ar, O2+N2, NH3및 이들의 조합으로 이루어지는 군에서 선택된 임의의 한가지를 반응가스로 사용하여 400 ∼ 800 ℃ 의 온도에서 실시한다.
도 1e를 참조하면, 금속배선 콘택마스크(도시안됨)를 이용한 사진식각공정으로 상기 층간절연막(29)을 식각하여 금속배선 콘택홀(31)을 형성한다.
도 1f를 참조하면, 상기 콘택홀(31)을 형성하기 위한 식각공정시 유발되는 잔유물, 폴리머 및 표면의 절연막 등을 제거할 수 있도록 HF 용액이나 BOE 용액을 이용하여 세정한다.
도 1g를 참조하면, 상기 콘택홀(31)을 통하여 상기 캐패시터(27)에 접속되는 제1금속배선(33)을 형성하고 후속공정으로 제2층간절연막(35) 및 제2금속배선(37)을 형성한다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 금속배선 형성방법은, 캐패시터 형성후 그 상부를 질화막으로 평탄화시켜 후속 공정 공정시 소자의 특성 열화를 최소화시킬 수 있도록 함으로써 반도체소자의 수율 및 생산성을 향상시키고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.

Claims (10)

  1. 반도체기판 상부에 캐패시터를 형성하는 공정과,
    상기 캐패시터 상부를 질화막으로 층간절연막을 형성하는 공정과,
    상기 층간절연막을 평탄화식각하는 공정과,
    금속배선 콘택마스크를 이용한 사진식각공정으로 상기 층간절연막을 식각하여 상기 캐패시터를 노출시키는 금속배선 콘택홀을 형성하는 공정과,
    상기 콘택홀 표면을 HF 용액이나 BOE 용액으로 세정하는 공정과,
    상기 콘택홀을 통하여 상기 캐패시터에 접속되는 금속배선을 형성하는 공정을 포함하는 반도체소자의 금속배선 형성방법.
  2. 제 1 항에 있어서,
    상기 질화막은 케미컬 코팅 방법, PVD, CVD 또는 ALD 방법 중에서 한가지로 형성하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  3. 제 2 항에 있어서,
    상기 케미컬 코팅 방법은 치밀화 공정이 수반되는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  4. 제 3 항에 있어서,
    상기 치밀화 공정은 50 ∼ 300 ℃／초의 승온속도로 N2, NH3, Ar 등과 같은 환원 분위기 가스를 사용하여 200 ∼ 800 ℃ 온도에서 실시하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  5. 제 1 항에 있어서,
    상기 질화막은 1000 ∼ 10000 Å 두께만큼 형성하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  6. 제 1 항에 있어서,
    상기 질화막은 200 ∼ 800 ℃ 의 온도, 0.1 mTorr ∼ 10 Torr 의 압력에서 형성하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  7. 제 1 항에 있어서,
    상기 평탄화식각공정은 에치백 공정으로 실시하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  8. 제 1 항에 있어서,
    상기 평탄화식각공정은 식각공정으로 인한 상기 층간절연막의 특성 열화를 회복시키는 어닐링 공정이 수반되는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  9. 제 8 항에 있어서,
    상기 어닐링 공정은 RTA 공정으로 실시하거나, 로 열처리 ( furnace anneal ) 공정으로 실시하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  10. 제 8 항에 있어서,
    상기 어닐링 공정은 N2, O2, N2O, Ar, O2+N2, NH3및 이들의 조합으로 이루어지는 군에서 선택된 임의의 한가지를 반응가스로 사용하여 400 ∼ 800 ℃ 의 온도에서 실시하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
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