KR20030057678A - Method for fabricating top electrode in Ferroelectric capacitor - Google Patents
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Abstract
Description
본 발명은 강유전체 캐패시터에 관한 것으로 특히, 상부전극을 형성하는 방법에 관한 것이다.The present invention relates to a ferroelectric capacitor, and more particularly, to a method of forming an upper electrode.
일반적으로, 반도체 메모리 소자에서 강유전체를 캐패시터에 사용함으로써 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다.In general, by using a ferroelectric in a capacitor in a semiconductor memory device, development of a device capable of using a large-capacity memory while overcoming the limitation of refresh required in a DRAM (Dynamic Random Access Memory) device has been in progress.
이러한 강유전체를 이용하는 강유전체 메모리 소자(Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함)는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.Ferroelectric Random Access Memory (hereinafter referred to as 'FeRAM') using the ferroelectric is a nonvolatile memory device, which is a kind of nonvolatile memory device. Speeds are also comparable to DRAMs and are gaining popularity as next-generation memory devices.
이러한 FeRAM 소자의 유전체로는 페로브스카이트(Perovskite) 구조를 갖는 (Bi,La)4Ti3O12(이하 BLT), SrBi2Ta2O9(이하 SBT), SrxBiy(TaiNbj)2O9(이하 SBTN), Pb(Zr,Ti)O3(이하 PZT) 와 같은 강유전체가 주로 사용되며, 이러한 강유전체는 상온에서 유전상수가 수백에서 수천에 이르고 두 개의 안정한 잔류분극(Remnantpolarization; Pr) 상태를 갖고 있어 이를 박막화하여 비휘발성(Nonvolatile) 메모리 소자로의 응용이 실현되고 있다.Dielectrics of such FeRAM devices include (Bi, La) 4 Ti 3 O 12 (hereinafter referred to as BLT), SrBi 2 Ta 2 O 9 (hereinafter referred to as SBT), and Sr x Bi y (Ta i ) having a perovskite structure. Ferroelectrics such as Nb j ) 2 O 9 (hereinafter SBTN) and Pb (Zr, Ti) O 3 (hereinafter PZT) are mainly used, and these ferroelectrics have dielectric constants of hundreds to thousands at room temperature and two stable residual polarizations ( It has a Remnantpolarization (Pr) state and has been thinned to realize application to nonvolatile memory devices.
강유전체를 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 '1'과 '0'을 저장하는 히스테리시스 (Hysteresis) 특성을 이용한다.Non-volatile memory devices using ferroelectrics adjust the direction of polarization in the direction of the electric field to store the digital signals '1' and '0' by the direction of residual polarization remaining when the signal is removed. Hysteresis characteristics are used.
BLT, SBT, SBTN 과 같은 강유전체는 그 유전율이 매우 높아서 메모리 소자의 셀 캐패시터로 사용되는 경우에 작은 캐패시터 면적에서도 충분한 정전용량을 확보할 수 있는 장점이 있다. 이 때문에 수 기가(giga) 비트급 메모리소자에서 셀 캐패시터로서 BLT, SBT, SBTN 박막을 이용한 강유전체 캐패시터에 관한 개발이 많이 이루어지고 있다.Ferroelectrics such as BLT, SBT, and SBTN have a very high dielectric constant, and thus, when used as a cell capacitor of a memory device, there is an advantage that sufficient capacitance can be secured even in a small capacitor area. For this reason, many developments have been made on ferroelectric capacitors using BLT, SBT, and SBTN thin films as cell capacitors in giga bit memory devices.
도1은 종래의 FeRAM에서 캐패시터의 구조를 도시한 단면도로서, 도1을 참조하여 종래의 FeRAM 캐패시터의 제조공정을 설명한다.1 is a cross-sectional view showing the structure of a capacitor in a conventional FeRAM, with reference to FIG. 1 to explain a manufacturing process of a conventional FeRAM capacitor.
먼저, 도1에 도시된 것처럼 트랜지스터(미도시) 형성을 위한 공정이 완료된 반도체 기판(11) 상에 제1 층간절연막(12)을 증착하고, 제1 층간절연막(12)을 선택적으로 식각하여 트랜지스터의 불순물확산층, 예를 들면, 소오스/드레인 영역(미도시)이 노출되는 콘택홀을 형성한다. 이어 콘택홀에 폴리실리콘(13)을 매립 및 평탄화한 다음, 배리어 메탈(14)을 형성한다.First, as illustrated in FIG. 1, a first interlayer insulating film 12 is deposited on a semiconductor substrate 11 on which a process for forming a transistor (not shown) is completed, and the first interlayer insulating film 12 is selectively etched to produce a transistor. A contact hole is formed to expose an impurity diffusion layer of, for example, a source / drain region (not shown). Then, the polysilicon 13 is buried and planarized in the contact hole, and then the barrier metal 14 is formed.
이어서, 배리어 메탈(14)을 포함하는 제1 층간절연막(12) 상에 하부전극 (15)용 전도물질을 증착하고 선택적으로 식각하여 고립시킨다. 하부전극용 전도물질로는 백금(Pt), 루테늄(Ru), 이리듐(Ir) 등과 같은 귀금속물질 또는 이들을 이용한 화합물이 주로 사용된다. 이어서, 고립된 하부전극(15)을 포함하는 기판상에 제2 층간절연막(16)을 증착하고 평탄화공정을 수행한다.Subsequently, a conductive material for the lower electrode 15 is deposited on the first interlayer insulating film 12 including the barrier metal 14, and selectively etched and isolated. As the conductive material for the lower electrode, a noble metal material such as platinum (Pt), ruthenium (Ru), iridium (Ir), or a compound using the same is mainly used. Subsequently, a second interlayer insulating film 16 is deposited on the substrate including the isolated lower electrode 15 and the planarization process is performed.
이후, 하부전극(15)을 포함한 제2 층간절연막(16) 상에 유전체(17)를 전면증착하는데 FeRAM에서 사용되는 유전체로는 전술한 바와 같이 SrTiO3, BST (Ba,Sr)TiO3등과 같은 고유전체가 사용되며 유전체 증착공정은 화학기상증착 (Chemical Vapor Deposition:CVD)법, 단원자증착법 (Atomic Layer Deposition)법, 스핀코팅법(spin coating), 또는 스퍼터링법(sputtering) 등을 이용한다.Subsequently, as the dielectric used in FeRAM for depositing the entire surface of the dielectric 17 on the second interlayer insulating layer 16 including the lower electrode 15, as described above, SrTiO 3 , BST (Ba, Sr) TiO 3, or the like, may be used. A high dielectric material is used, and the dielectric deposition process uses Chemical Vapor Deposition (CVD), Atomic Layer Deposition, Spin Coating, or Sputtering.
다음으로, 유전체(17)상에 상부전극(18)을 증착한 후에, 노광과 식각공정을 수행하여 상부전극을 완성하게 된다. 이때 상부전극은 셀(cell) 단위로 고립되거나 일정개수를 선형으로 연결하여 셀을 동작시키는데 사용된다.Next, after depositing the upper electrode 18 on the dielectric 17, the exposure and etching process is performed to complete the upper electrode. In this case, the upper electrode is used to operate a cell by isolating each cell unit or linearly connecting a predetermined number.
따라서, 귀금속물질로 이루어진 상부전극을 원하는 형태로 식각해야 하는 공정이 필요한데, 귀금속물질은 식각공정의 난이도가 높은 것으로 알려져 있어, 상부전극간의 간격을 줄여서 고집적화를 이루기에는 한계가 있었으며, 또한 상부전극의 두께만큼을 식각하기 위해서는, 식각시간이 길어지기 때문에 강유전체의 열화가 심해지는 단점이 있었다.Therefore, a process of etching the upper electrode made of a noble metal material into a desired shape is required, and since the noble metal material is known to have a high difficulty in etching, there is a limit to achieving high integration by reducing the gap between the upper electrodes. In order to etch only the thickness, since the etching time is long, the ferroelectric deterioration is severe.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 고집적화에 유리하며 강유전체의 열화를 줄인 강유전체 캐패시터의 제조방법을 제공함을 그 목적으로 한다.Disclosure of Invention The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a method for manufacturing a ferroelectric capacitor, which is advantageous for high integration and reduces degradation of the ferroelectric.
도1은 종래기술에 따라 형성된 강유전체 캐패시터를 도시한 단면도,1 is a cross-sectional view showing a ferroelectric capacitor formed according to the prior art;
도2a 내지 도2d는 본 발명에 따른 강유전체 캐패시터 제조공정을 도시한 도면.2A to 2D are diagrams illustrating a ferroelectric capacitor manufacturing process according to the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
21 : 기판21: substrate
22 : 제1 층간절연막22: first interlayer insulating film
23 : 플러그23: plug
24 : 배리어메탈24: Barrier Metal
25 : 하부전극25: lower electrode
26 : 제2 층간절연막26: second interlayer insulating film
27 : 강유전체27: ferroelectric
28 : 씨앗층28 seed layer
29 : 산화막29: oxide film
30 : 상부전극30: upper electrode
상기한 목적을 달성하기 위한 본 발명은, 기판상에 하부전극을 형성하는 단계; 상기 하부전극상에 강유전체를 형성하는 단계; 상기 강유전체상에 씨앗층을 형성하는 단계; 상기 씨앗층상에 상기 씨앗층의 소정표면을 노출시키는 개구부를 갖는 제1 절연물을 형성하는 단계; 상기 절연물의 개구부내에 매립되는 상부전극을 형성하는 단계; 및 상기 상부전극사이의 상기 절연물과 씨앗층을 제거하는 단계를 포함하여 이루어진다.The present invention for achieving the above object, forming a lower electrode on the substrate; Forming a ferroelectric on the lower electrode; Forming a seed layer on the ferroelectric; Forming a first insulator having an opening on the seed layer that exposes a predetermined surface of the seed layer; Forming an upper electrode embedded in an opening of the insulator; And removing the insulator and the seed layer between the upper electrodes.
본 발명은 강유전체 캐패시터의 상부전극을 형성함에 있어서, 얇은 씨앗층(seed layer)을 형성하고 산화막을 증착한 후, 전기화학증착법 (Electro Chemiacl Deposition : ECD)을 이용하여 원하는 형태의 상부전극을 형성하는 방법에 관한 것이다.In the present invention, in forming an upper electrode of a ferroelectric capacitor, a thin seed layer is formed, an oxide film is deposited, and an upper electrode of a desired shape is formed by using an electrochemical deposition method (ECD). It is about a method.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention.
도2a 내지 도2d는 본 발명에 따른 강유전체 소자의 캐패시터 제조공정을 도시한 도면으로 이를 참조하여 설명하면, 먼저 도2a는 강유전체(27)의 증착까지 수행된 모습을 보인 단면도로써, 강유전체(27)의 증착까지는 통상의 캐패시터 제조방법을 이용하였다.2A to 2D illustrate a process for manufacturing a capacitor of a ferroelectric device according to the present invention. Referring to FIG. 2A, FIG. 2A is a cross-sectional view showing the process of performing the deposition of the ferroelectric 27, and the ferroelectric 27. Until the deposition of the conventional capacitor manufacturing method was used.
즉, 트랜지스터(미도시) 형성을 위한 공정이 완료된 반도체 기판(21) 상에 제1 층간절연막(22)을 증착하고, 제1 층간절연막(22)을 선택적으로 식각하여 트랜지스터의 불순물확산층, 예를 들면, 소오스/드레인 영역(미도시)이 노출되는 콘택홀을 형성한다. 이어 콘택홀에 폴리실리콘(23)을 매립 및 평탄화한 다음, 배리어 메탈(24)을 형성한다. 배리어 메탈로는 티타늄질화막(TiN) 등을 사용한다.That is, the first interlayer insulating layer 22 is deposited on the semiconductor substrate 21 on which the process for forming a transistor (not shown) is completed, and the first interlayer insulating layer 22 is selectively etched to form an impurity diffusion layer of the transistor, for example. For example, a contact hole through which a source / drain region (not shown) is exposed is formed. Then, the polysilicon 23 is buried and planarized in the contact hole, and then the barrier metal 24 is formed. A titanium nitride film (TiN) or the like is used as the barrier metal.
이어서, 배리어 메탈(24)을 포함하는 제1 층간절연막(22) 상에 하부전극 (25)용 전도물질을 증착하고 선택적으로 식각하여 고립시킨다. 하부전극용 전도물질로는 백금(Pt), 루테늄(Ru), 이리듐(Ir) 등과 같은 귀금속물질 또는 이들을 이용한 화합물이 주로 사용된다. 이어서, 고립된 하부전극(25)을 포함하는 기판상에 제2 층간절연막(26)을 증착하고 평탄화공정을 수행한다.Subsequently, a conductive material for the lower electrode 25 is deposited on the first interlayer insulating layer 22 including the barrier metal 24, and selectively etched and isolated. As the conductive material for the lower electrode, a noble metal material such as platinum (Pt), ruthenium (Ru), iridium (Ir), or a compound using the same is mainly used. Subsequently, a second interlayer insulating film 26 is deposited on the substrate including the isolated lower electrode 25 and the planarization process is performed.
이후, 하부전극(25)을 포함한 제2 층간절연막(26) 상에 강유전체(27)를 증착하는데 FeRAM에서 사용되는 강유전체로는 전술한 바와 같이 SrTiO3, BST (Ba,Sr)TiO3등과 같은 강유전체가 사용되며 강유전체 증착공정은 화학기상증착(Chemical Vapor Deposition:CVD)법, 단원자증착법 (Atomic Layer Deposition)법, 스핀코팅법(spin coating), 또는 스퍼터링법(sputtering) 등을 이용한다.Subsequently, ferroelectrics used in FeRAM for depositing the ferroelectric 27 on the second interlayer insulating layer 26 including the lower electrode 25 are ferroelectrics such as SrTiO 3 , BST (Ba, Sr) TiO 3, and the like, as described above. The ferroelectric deposition process uses a chemical vapor deposition (CVD) method, an atomic layer deposition method, a spin coating method, or a sputtering method.
다음으로, 도2b에 도시된것 처럼 강유전체(27) 상에 씨앗층(28)을 얇게 형성하는데, 본 발명에서는 백금(Pt), 이리듐(Ir), 이리듐산화물(IrOx), 루테늄(Ru), 루테늄산화물(RuOx)등을 사용하거나 또는 이들의 혼합물을 사용하거나 또는 이들을 적층하여 사용하며, 씨앗층의 두께는 50 ∼ 1000Å으로 한다. 여기서 x는 이리듐 또는 루테늄과 산소의 조성비에 따라 다르며 바람직하게는 2 이다.Next, as shown in Figure 2b to form a thin seed layer 28 on the ferroelectric 27, in the present invention, platinum (Pt), iridium (Ir), iridium oxide (IrOx), ruthenium (Ru), Ruthenium oxide (RuOx) or the like or a mixture thereof is used or these are laminated and used, and the thickness of the seed layer is 50-1000 kPa. Where x depends on the composition ratio of iridium or ruthenium and oxygen, preferably 2.
다음으로, 씨앗층(28) 상부에 산화막(29)을 증착하고, 상부전극이 형성될 위치에 존재하는 상기 산화막(29)을 선택적으로 식각하는 공정이 수행한다. 이때, 후속으로 형성될 상부전극은 셀(cell) 단위로 고립되거나 일정개수를 선형으로 연결하여 셀을 동작시키는데 사용되므로, 산화막(29) 역시, 셀 단위로 고립된 형태로 식각하거나 또는 선형으로 식각한다.Next, a process of depositing an oxide film 29 on the seed layer 28 and selectively etching the oxide film 29 at a position where the upper electrode is to be formed is performed. In this case, since the upper electrode to be subsequently formed is isolated to each cell or used to operate a cell by linearly connecting a predetermined number, the oxide layer 29 may also be etched in an isolated form in a cell unit or linearly. do.
산화막(28)은 500 ∼ 20000Å의 두께를 갖도록 증착하며, 산화막(29)을 식각시에는 하부에 위치한 씨앗층(28)이 노출되는 정도로 식각공정을 수행한다.The oxide film 28 is deposited to have a thickness of 500 to 20,000 [mu] s. When the oxide film 29 is etched, the oxide film 28 is etched to the extent that the seed layer 28 located below is exposed.
도2c는 산화막(29)이 선택적으로 식각되어 제거된 위치에, ECD법을 이용하여 원하는 두께로 상부전극(30)을 형성한 후, 산화막(29)은 습식식각을 통해 제거된 모습을 도시한 도면이다. 상부전극용 전도물질로는 백금(Pt), 이리듐(Ir) 또는 루테늄(Ru)을 사용하며 상부전극의 두께는 500 ∼ 5000Å 으로 한다.FIG. 2C illustrates a state in which the oxide film 29 is removed by wet etching after the upper electrode 30 is formed to a desired thickness by using an ECD method at a position where the oxide film 29 is selectively etched and removed. Drawing. Platinum (Pt), iridium (Ir) or ruthenium (Ru) is used as the conductive material for the upper electrode, and the upper electrode has a thickness of 500 to 5000 kW.
다음으로, 도2d에 도시된 것처럼, 상부전극(30)을 고립시키기 위해, 상부전극(30)사이에 존재하는 씨앗층(28)을 전면식각 (blanket etch) 공정을 이용하여 제거한다. 본 발명에서는 얇은 씨앗층(28)만이 제거되면 상부전극(30)이 고립되므로, 종래와 같이 상부전극의 두께만큼을 식각할 필요가 없어 식각시간이 감소하게 된다. 따라서, 장 시간의 식각공정을 수행함에 따른 강유전체의 열화를 방지할 수 있다.Next, as shown in FIG. 2D, in order to isolate the upper electrode 30, the seed layer 28 existing between the upper electrodes 30 is removed using a blanket etch process. In the present invention, since only the thin seed layer 28 is removed, the upper electrode 30 is isolated, so that the etching time is reduced because there is no need to etch the thickness of the upper electrode as in the prior art. Therefore, deterioration of the ferroelectric due to performing a long time etching process can be prevented.
씨앗층(28)을 제거하기 위한 전면식각 공정에서, 상부전극(30)사이에 존재하는 강유전체(27)도 함께 식각되는 정도까지 식각공정을 수행할 수도 있다.In the entire surface etching process for removing the seed layer 28, the etching process may be performed to the extent that the ferroelectrics 27 present between the upper electrodes 30 are also etched together.
이후, 일반적인 강유전체 제조공정을 수행하여 캐패시터 제조공정을 완료한다.Thereafter, a general ferroelectric manufacturing process is performed to complete the capacitor manufacturing process.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.As described above, the present invention is not limited to the above-described embodiments and the accompanying drawings, and the present invention may be variously substituted, modified, and changed without departing from the spirit of the present invention. It will be apparent to those of ordinary skill in the art.
본 발명을 강유전체 소자의 제조공정에 적용하게 되면, 상부전극간의 간격을 좁힐수 있으므로 고집적화에 유리하며, 상부전극의 면적을 최대화 할 수 있어 소자의 신뢰성을 높일수 있으며 또한, 상부전극 식각에 소요되는 시간의 감소로 인해 강유전체 박막의 열화를 방지할 수 있어 강유전체의 특성이 향상되는 효과가 있다.When the present invention is applied to the manufacturing process of the ferroelectric device, the gap between the upper electrodes can be narrowed, which is advantageous for high integration, and the area of the upper electrode can be maximized to increase the reliability of the device and the time required for etching the upper electrode. Due to the reduction of the ferroelectric thin film can be prevented to deteriorate, thereby improving the characteristics of the ferroelectric.
Claims (11)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0087752A KR100448235B1 (en) | 2001-12-29 | 2001-12-29 | Method for fabricating top electrode in Ferroelectric capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0087752A KR100448235B1 (en) | 2001-12-29 | 2001-12-29 | Method for fabricating top electrode in Ferroelectric capacitor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030057678A true KR20030057678A (en) | 2003-07-07 |
| KR100448235B1 KR100448235B1 (en) | 2004-09-13 |
Family
ID=32215446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0087752A KR100448235B1 (en) | 2001-12-29 | 2001-12-29 | Method for fabricating top electrode in Ferroelectric capacitor |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100448235B1 (en) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3267389B2 (en) * | 1993-06-23 | 2002-03-18 | 沖電気工業株式会社 | Method for forming capacitor of memory cell |
| US6225187B1 (en) * | 1999-02-12 | 2001-05-01 | Nanya Technology Corporation | Method for STI-top rounding control |
| KR100573841B1 (en) * | 1999-12-28 | 2006-04-26 | 주식회사 하이닉스반도체 | A method for forming ferroelectric capacitor in semiconductor device |
-
2001
- 2001-12-29 KR KR10-2001-0087752A patent/KR100448235B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100448235B1 (en) | 2004-09-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100825 Year of fee payment: 7 |
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