KR20030057191A - Semiconductor package - Google Patents

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Abstract

PURPOSE: A semiconductor package is provided to be capable of increasing the mounting density of the package by vertically mounting a plurality of semiconductor chip at the package and improving the characteristic of heat release by exposing a considerable region of the semiconductor chip to the outside. CONSTITUTION: A substrate(10) is provided with a plurality of grooves(15), a conductive via hole(11) formed at one sidewall of each groove, a plurality of conductive wiring patterns(13) connected with the via holes, and a plating lead(14) formed at each conductive wiring pattern. A semiconductor package(100) is provided with the substrate, a plurality of semiconductor chips(20) having bonding pads(21) vertically inserted into each groove and electrically connected with each conductive via hole, and a molding part(40) filled in the grooves for protecting the semiconductor chips.

Description

반도체패키지{semiconductor package}Semiconductor Package {semiconductor package}

본 발명은 반도체패키지에 관한 것으로, 더욱 상세하게 설명하면 다수의 반도체칩이 세로 방향으로 세워져 위치된 반도체패키지에 관한 것이다.The present invention relates to a semiconductor package, and more particularly, to a semiconductor package in which a plurality of semiconductor chips are vertically positioned.

일반적으로 반도체패키지는 웨이퍼에서 낱개로 소잉된 반도체칩을 기판에 접착시킨 후, 상기 반도체칩과 기판을 전기적으로 연결하고, 봉지재로 봉지하여 외부 장치에 실장 가능하게 한 것을 말한다.In general, a semiconductor package refers to a semiconductor chip attached to a substrate separately from a wafer, and then electrically connected to the semiconductor chip and the substrate, and encapsulated with an encapsulant to be mounted on an external device.

이러한 반도체패키지는 실장 형태, 입출력 핀수의 형태 등에 따라 매우 다양한 종류가 있으며, 최근에는 실장밀도가 높고, 입출력 핀수를 비교적 많이 확보할 수 있는 BGA(Ball Grid Array) 패키지가 주류를 이루고 있다.There are many kinds of such semiconductor packages depending on the mounting type and the number of input / output pins, etc. In recent years, BGA (Ball Grid Array) packages, which have high mounting density and can secure a relatively large number of input / output pins, have become mainstream.

이러한 BGA 패키지(100')가 도1에 도시되어 있으며, 이를 참조하여 종래 기술을 간략히 설명하면 다음과 같다.This BGA package 100 ′ is shown in FIG. 1, which will be briefly described with reference to the related art.

먼저 표면에 다수의 도전성 배선패턴(4')이 형성된 인쇄회로기판(2')이 구비되어 있고, 상기 인쇄회로기판(2')의 상면 중앙에는 반도체칩(10)이 접착제(8)로 접착되어 있다. 상기 반도체칩(10')의 상면에는 다수의 본딩패드(12')가 형성되어 있으며, 상기 본딩패드(12')는 도전성와이어(20')에 의해 상기 인쇄회로기판(2')의 배선패턴(4')에 전기적으로 접속되어 있다. 도면중 미설명 부호 6'은 인쇄회로기판(2')의 상면과 하면에 형성된 배선패턴(4')을 상호 연결하는 도전성 비아홀(via hole)이다.First, a printed circuit board 2 'having a plurality of conductive wiring patterns 4' formed on the surface thereof, and the semiconductor chip 10 is adhered to the center of the upper surface of the printed circuit board 2 'with an adhesive 8. It is. A plurality of bonding pads 12 'are formed on an upper surface of the semiconductor chip 10', and the bonding pads 12 'are formed of conductive wires 20' by wiring patterns of the printed circuit board 2 '. It is electrically connected to 4 '. In the drawing, reference numeral 6 'denotes a conductive via hole for interconnecting the wiring pattern 4' formed on the upper and lower surfaces of the printed circuit board 2 '.

또한, 상기 인쇄회로기판(2')의 상면, 반도체칩(10') 및 도전성와이어(20')는 전체가 금형내에서 봉지재로 봉지되어 소정 형태의 봉지부(30')가 형성되어 있으며, 상기 인쇄회로기판(2')의 하면에는 다수의 도전성볼(40')이 융착되어 외부 장치에 실장 가능하게 되어 있다.In addition, the upper surface of the printed circuit board 2 ', the semiconductor chip 10' and the conductive wire 20 'are entirely encapsulated with an encapsulant in a mold to form an encapsulation portion 30' of a predetermined shape. A plurality of conductive balls 40 'are fused to the bottom surface of the printed circuit board 2' to be mounted on an external device.

이러한 반도체패키지는 반도체칩(10')과 외부장치의 전기적 도통이본딩패드(12'), 도전성와이어(20'), 인쇄회로기판(2')의 배선패턴(4') 및 도전성볼(40')을 통하여 이루어진다.The semiconductor package includes a conductive pad 12 ', a conductive wire 20', a wiring pattern 4 'of a printed circuit board 2', and a conductive ball 40 between a semiconductor chip 10 'and an external device. Through ').

그러나, 이러한 종래의 반도체패키지는 반도체칩과 인쇄회로기판을 전기적으로 연결하기 위한 와이어 본딩 공정이 필수적이며, 또한 상기 반도체칩 및 도전성와이어 등을 외부 환경으로부터 보호하기 위한 봉지 공정도 필수적으로 수행되어야 한다. 더불어, 외부장치에의 실장을 위해 도전성볼 융착 공정도 필수적으로 수행하여야 함으로써, 반도체패키지의 제조 공정이 복잡할 뿐만 아니라, 이로 인한 제조 수율도 저조한 단점이 있다.However, such a conventional semiconductor package is a wire bonding process for electrically connecting the semiconductor chip and the printed circuit board is essential, and also an encapsulation process for protecting the semiconductor chip and the conductive wire from the external environment is essential. . In addition, since the conductive ball fusion process must also be performed for mounting to an external device, the manufacturing process of the semiconductor package is not only complicated, but also has a low manufacturing yield.

더불어, 하나의 인쇄회로기판에 하나의 반도체칩만이 접착됨으로써, 실장밀도를 증가시키는데 한계가 있고, 또한 반도체칩 전체가 봉지부에 의해 감싸여짐으로써, 방열 성능도 저조한 단점이 있다.In addition, since only one semiconductor chip is bonded to one printed circuit board, there is a limit to increasing the mounting density, and since the entire semiconductor chip is wrapped by the encapsulation part, the heat dissipation performance is also poor.

또한, 상기 인쇄회로기판에 융착된 다수의 도전성볼은 융용점이 낮아져 외부장치에 용이하게 접속되도록 통상 주석(Sn)에 미량의 납(Pb)이 포함된 채 형성됨으로써, 환경 오염도 유발하는 단점이 있다.In addition, the plurality of conductive balls fused to the printed circuit board is formed with a small amount of lead (Pb) is usually included in the tin (Sn) so that the melting point is lowered and easily connected to the external device, there is a disadvantage that also causes environmental pollution. .

따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 다수의 반도체칩이 세로 방향으로 세워진 채 위치되도록 함으로써 실장밀도를 증가시키고, 또한 반도체칩의 상당한 영역이 외부에 그대로 노출되도록 함으로써 방열 성능을 향상시킬 수 있는 반도체패키지를 제공하는데 있다.Therefore, the present invention has been made to solve the above-mentioned conventional problems, by increasing the mounting density by allowing a plurality of semiconductor chips to be placed in the vertical direction, and also to expose a substantial area of the semiconductor chip to the outside as it is To provide a semiconductor package that can improve the heat dissipation performance.

도1은 종래의 반도체패키지를 도시한 단면도이다.1 is a cross-sectional view showing a conventional semiconductor package.

도2는 본 발명에 의한 반도체패키지를 도시한 단면도이다.2 is a cross-sectional view showing a semiconductor package according to the present invention.

도3a 및 도3b는 도2의 A 및 B 영역을 확대 도시한 단면도이다.3A and 3B are enlarged cross-sectional views of regions A and B of FIG. 2.

- 도면중 주요 부호에 대한 설명 --Description of the main symbols in the drawings-

100; 본 발명에 의한 반도체패키지100; Semiconductor package according to the present invention

10; 섭스트레이트(substrate)11; 도전성 비아홀(via hole)10; Substrate 11; Conductive via hole

12; 구리 핀(Cu Pin)13; 도전성 배선패턴12; Cu Pin 13; Conductive Wiring Pattern

14; 도금 리드(plating lead)14a; 구리층14; Plating lead 14a; Copper layer

14b; 도금층15; 요홈14b; Plating layer 15; Groove

20; 반도체칩21; 본딩패드(bonding pad)20; Semiconductor chip 21; Bonding pad

30; 접착 테이프40; 봉지재30; Adhesive tape 40; Encapsulant

상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 상면에 다수의 요홈이 형성되어 있고, 상기 요홈의 어느 한 측벽에는 도전성 비아홀이 형성되어 있으며, 상기 비아홀은 하면까지 연장된 다수의 도전성 패턴에 연결되고, 상기 하면의 도전성 패턴에는 도금 리드가 형성된 섭스트레이트와; 상기 섭스트레이트의 각 요홈에 세로 방향으로 삽입되어 있으며, 상기 측벽의 도전성 비아홀에 전기적으로 접속될 수 있도록 다수의 본딩패드가 형성된 반도체칩과; 상기 요홈에 결합된 반도체칩을 외부 환경으로부터 보호하기 위해 상기 요홈에 충진된 봉지재를 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, the semiconductor package according to the present invention has a plurality of grooves formed on an upper surface thereof, and a conductive via hole is formed on one sidewall of the groove, and the via hole has a plurality of conductive patterns extending to the lower surface thereof. A conductive plate connected to the conductive pattern on the lower surface of the substrate; A semiconductor chip inserted in each recess of the substrate and having a plurality of bonding pads electrically connected to the conductive via holes of the sidewalls; In order to protect the semiconductor chip coupled to the groove from the external environment, it characterized in that it comprises an encapsulant filled in the groove.

여기서, 상기 요홈의 측벽중 비아홀이 형성되지 않은 측벽에는 반도체칩이 접착될 수 있도록 접착테이프가 더 접착될 수 있다.Here, the adhesive tape may be further adhered to the sidewall of the groove sidewall where the via hole is not formed so that the semiconductor chip may be adhered.

또한, 상기 반도체칩은 높이가 상기 요홈의 깊이보다 크게 형성되어 상기 봉지재 외측으로 노출됨이 바람직하다.In addition, the height of the semiconductor chip is greater than the depth of the groove is preferably exposed to the outside of the encapsulant.

또한, 상기 도전성 비아홀은 상기 측벽과 경계되는 영역에 표면이 금(Au)으로 도금된 구리(Cu) 핀이 결합될 수 있다.In addition, the conductive via hole may be coupled to a copper (Cu) pin plated with gold (Au) on an area bordering the sidewall.

더불어, 상기 도금 리드는 구리층 하면에 AgSn 또는 AgSnCu 합금중 어느 하나가 도금될 수 있다.In addition, the plating lead may be plated with either AgSn or AgSnCu alloy on the bottom surface of the copper layer.

상기와 같이 하여 본 발명에 의한 반도체패키지에 의하면, 종래와 같은 와이어 본딩 공정, 금형을 이용한 봉지 공정 및 도전성볼 융착 공정 등이 생략되거나 간략화됨으로써, 제조 공정이 간단하고 또한 제조 비용이 저렴한 장점이 있다.As described above, according to the semiconductor package according to the present invention, the wire bonding process, the encapsulation process using a mold, the conductive ball fusion process, and the like are omitted or simplified, so that the manufacturing process is simple and the manufacturing cost is low. .

또한, 반도체칩중 대부분의 영역이 외부로 노출됨으로써, 상기 반도체칩의방열 성능이 우수하고 이에 따라 전기적 성능도 대폭 향상된다.In addition, since most regions of the semiconductor chip are exposed to the outside, the heat dissipation performance of the semiconductor chip is excellent and accordingly, the electrical performance is greatly improved.

또한, 하나의 섭스트레이트에 다수의 반도체칩을 수용함으로써 실장밀도가 높아짐은 물론, 고용량화, 다기능화한 반도체패키지를 제공하게 된다.In addition, by accommodating a plurality of semiconductor chips in one substrate, not only the mounting density is increased, but also a high-capacity and multifunctional semiconductor package is provided.

더불어 종래와 같이 납(Pb)이 함유된 도전성볼을 이용하지 않음으로써 환경 오염 문제에 능동적으로 대처할 수 있게 된다.In addition, by not using a conductive ball containing lead (Pb) as in the prior art it is possible to actively cope with environmental problems.

(실시예)(Example)

이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art can easily implement the present invention.

도2는 본 발명에 의한 반도체패키지(100)를 도시한 단면도이고, 도3a 및 도3b는 도2의 A 및 B 영역을 확대 도시한 단면도이다.FIG. 2 is a cross-sectional view of the semiconductor package 100 according to the present invention, and FIGS. 3A and 3B are enlarged cross-sectional views of regions A and B of FIG.

도시된 바와 같이 상면에 다수의 요홈(15)이 형성된 섭스트레이트(10)가 구비되어 있다. 상기 섭스트레이트(10)는 세라믹, 절연성 수지 또는 이의 등가물중 어느 하나에 의해 형성될 수 있으며 여기서 그 재질을 한정하는 것은 아니다.As shown, the substrate 10 has a plurality of grooves 15 formed on the upper surface thereof. The substrate 10 may be formed of any one of a ceramic, an insulating resin, or an equivalent thereof, but the material is not limited thereto.

상기 요홈(15)의 어느 한 측벽에는 요홈(15)의 바닥면과 수평한 방향으로 도전성 비아홀(11)이 형성되어 있고, 상기 비아홀(11)에 연결되어서는 하면까지 도전성 패턴(13)이 형성되어 있다. 또한, 상기 비아홀(11)은 마주하는 2개의 요홈(15)의 측벽 모두에 관통되어 형성될 수도 있다.The conductive via hole 11 is formed on one sidewall of the groove 15 in a direction parallel to the bottom surface of the groove 15, and the conductive pattern 13 is formed to the bottom surface when the conductive via hole 11 is connected to the via hole 11. It is. In addition, the via hole 11 may be formed to penetrate through both side walls of the two recesses 15 facing each other.

또한, 상기 도전성 패턴(13)에는 도금 리드(14)가 연결되어, 차후 외부 장치에의 접속 수단으로 이용될 수 있게 되어 있다.In addition, the plating lead 14 is connected to the conductive pattern 13 so that the conductive lead 13 can be used as a connection means to an external device.

여기서 상기 비아홀(11)은 도3a에 도시된 바와 같이 구리(Cu)가 도금되어 있고, 상기 요홈(15)의 측벽에는 표면에 금(Au)이 도금된 구리(Cu) 핀(12)이 상기 비아홀(11)에 결합되어 있다.Here, the via hole 11 is plated with copper (Cu) as shown in FIG. 3A, and a copper (Cu) pin 12 having gold (Au) plated on a surface of the groove 15 is formed on the sidewall of the groove 15. It is coupled to the via hole (11).

한편, 상기 섭스트레이트(10)의 하면에 형성된 도금 리드(14)는 도3b에 도시된 바와 같이 배선패턴(13)에 구리층(14a)이 연결되어 있고, 상기 구리층(14a) 하면에는 AgSn 또는 AgSnCu 합금과 같은 도금층(14b)이 도금되어 있다.Meanwhile, in the plating lead 14 formed on the lower surface of the substrate 10, a copper layer 14a is connected to the wiring pattern 13, and AgSn is formed on the lower surface of the copper layer 14a. Or a plating layer 14b such as AgSnCu alloy is plated.

이어서, 상기 각 요홈(15)에는 반도체칩(20)이 세로 방향으로 삽입되어 있으며, 상기 반도체칩(20)의 일면에는 다수의 본딩패드(21)가 형성되어 있다. 또한, 상기 반도체칩(20)의 본딩패드(21)는 상기 구리 핀(12)과 전기적 및 기계적으로 접촉되어 있음으로써, 상기 반도체칩(20)의 전기적 신호는 상기 본딩패드(21), 구리 핀(12), 배선패턴(13) 및 도금 리드(14)를 통하여 외부 장치에 전달된다. 물론, 외부 장치로부터의 전기적 신호는 상기의 역순으로 반도체칩(20)에 전달된다.Subsequently, the semiconductor chips 20 are inserted in the grooves 15 in the longitudinal direction, and a plurality of bonding pads 21 are formed on one surface of the semiconductor chip 20. In addition, the bonding pads 21 of the semiconductor chip 20 are in electrical and mechanical contact with the copper pins 12, so that the electrical signals of the semiconductor chips 20 are bonded to the bonding pads 21 and copper pins. 12, the wiring pattern 13 and the plating lead 14 are transmitted to the external device. Of course, the electrical signal from the external device is transmitted to the semiconductor chip 20 in the reverse order.

여기서, 상기 비아홀(11)이 형성되지 않은 요홈(15)의 측벽에는 절연성 테이프(30), 바람직하게는 폴리이미드 테이프(polyimide tape)가 접착되어 있어, 상기 반도체칩(20)이 요홈(15) 내측에서 완전히 고정 및 지지되도록 되어 있다.In this case, an insulating tape 30, preferably a polyimide tape, is bonded to the sidewall of the groove 15 in which the via hole 11 is not formed, so that the semiconductor chip 20 is formed in the groove 15. It is completely fixed and supported at the inside.

또한, 상기 요홈(15) 내측에 위치된 반도체칩(20)의 본딩패드(21) 및 구리 핀(12) 등은 외부 환경으로부터 보호되도록 상기 요홈(15)에 봉지재(40)가 충진되어 있다. 여기서, 상기 봉지재(40)는 디스펜서(dispenser)에 담겨진 에폭시 레진(epoxy resin) 등을 이용함이 바람직하다.In addition, the encapsulant 40 is filled in the groove 15 so that the bonding pad 21, the copper pin 12, and the like of the semiconductor chip 20 located inside the groove 15 are protected from the external environment. . In this case, the encapsulant 40 preferably uses an epoxy resin or the like contained in a dispenser.

또한, 상기 반도체칩(20)의 높이는 상기 요홈(15)의 깊이보다 큼으로써, 상기 반도체칩(20)중 상당한 영역은 외부에 직접 노출되도록 함으로써, 상기 반도체칩(20)의 방열 효율이 극대화되도록 한다.In addition, the height of the semiconductor chip 20 is greater than the depth of the groove 15, so that a considerable area of the semiconductor chip 20 is directly exposed to the outside, thereby maximizing the heat radiation efficiency of the semiconductor chip 20. do.

이러한 반도체패키지(100)의 제조 방법을 설명하면 다음과 같다.Referring to the manufacturing method of such a semiconductor package 100 as follows.

먼저, 웨이퍼에서 낱개의 반도체칩(20)을 소잉(sawing)하여 제공한다.First, a single semiconductor chip 20 is sawed from a wafer and provided.

이어서, 상면에 다수의 요홈(15)이 형성되어 있고, 상기 요홈(15)의 어느 한 측벽에는 도전성 비아홀(11)이 형성되어 있으며, 상기 비아홀(11)은 하면까지 연장된 다수의 도전성 패턴(13)에 연결되고, 상기 하면의 도전성 패턴(13)에는 도금 리드(14)가 형성된 섭스트레이트(10)를 제공한다.Subsequently, a plurality of grooves 15 are formed on an upper surface thereof, and conductive via holes 11 are formed on one sidewall of the grooves 15, and the via holes 11 may include a plurality of conductive patterns extending to a lower surface thereof. 13 is provided, and the substrate 10 on which the plating lead 14 is formed is provided on the conductive pattern 13.

여기서, 상기 각 측벽을 따라 노출된 비아홀(11)에는 표면에 금이 도금된 구리 핀(12)을 삽입하고, 또한 상기 섭스트레이트(10)의 각 요홈(15)에는 상기 도전성 비아홀(11)이 형성되지 않은 측벽에 접착 테이프(30)를 접착한다.Here, the copper pin 12 having a gold plated surface is inserted into the via hole 11 exposed along each sidewall, and the conductive via hole 11 is inserted into each recess 15 of the substrate 10. The adhesive tape 30 is adhered to the sidewalls not formed.

이어서, 상기 낱개의 반도체칩(20)을 상기 섭스트레이트(10)의 각 요홈(15)에 결합한다. 이때, 상기 각 반도체칩(20)의 본딩패드(21)가 상기 구리 핀(12)에 전기적 및 기계적으로 접촉되도록 한다. 물론, 상기 반도체칩(20)의 본딩패드(21)가 형성되지 않은 타면은 상기 접착 테이프(30)에 접착되도록 한다.Subsequently, the individual semiconductor chips 20 are coupled to the recesses 15 of the substrate 10. In this case, the bonding pads 21 of the semiconductor chips 20 may be electrically and mechanically contacted with the copper pins 12. Of course, the other surface on which the bonding pad 21 of the semiconductor chip 20 is not formed is bonded to the adhesive tape 30.

마지막으로, 상기 반도체칩(20)의 본딩패드(21)가 형성된 면과 상기 요홈(15)의 측벽 사이에 에폭시 레진과 같은 봉지재(40)를 충진한 후 경화시킴으로써, 상기 반도체칩(20)의 본딩패드(21) 및 구리 핀(12) 등이 외부 환경으로부터 보호되도록 한다.Finally, the semiconductor chip 20 is filled by hardening an encapsulant 40 such as epoxy resin between the surface on which the bonding pad 21 of the semiconductor chip 20 is formed and the sidewall of the groove 15. Bonding pads 21 and copper pins 12 are protected from the external environment.

이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.As described above, although the present invention has been described with reference to the above embodiments, the present invention is not limited thereto, and various modified embodiments may be possible without departing from the scope and spirit of the present invention.

따라서 본 발명에 의한 반도체패키지에 의하면, 종래와 같은 와이어 본딩 공정, 금형을 이용한 봉지 공정 및 도전성볼 융착 공정 등이 생략되거나 간략화됨으로써, 제조 공정이 간단하고 또한 제조 비용이 저렴한 효과가 있다.Therefore, according to the semiconductor package according to the present invention, the wire bonding process, the encapsulation process using a mold, the conductive ball fusion process, etc. as in the prior art are omitted or simplified, so that the manufacturing process is simple and the manufacturing cost is low.

또한, 반도체칩중 대부분의 영역이 외부로 노출됨으로써, 상기 반도체칩의 방열 성능이 우수하고 이에 따라 전기적 성능도 대폭 향상되는 효과가 있다.In addition, since most of the regions of the semiconductor chip are exposed to the outside, the heat dissipation performance of the semiconductor chip is excellent and accordingly, the electrical performance is greatly improved.

또한, 하나의 섭스트레이트에 다수의 반도체칩을 수용함으로써 실장밀도가 높아짐은 물론, 고용량화, 다기능화한 반도체패키지를 제공하는 효과가 있다.In addition, the housing density is increased by accommodating a plurality of semiconductor chips in a single substrate, and there is an effect of providing a high-capacity and multifunctional semiconductor package.

더불어 종래와 같이 납(Pb)이 함유된 도전성볼을 이용하지 않음으로써 환경 오염 문제에 능동적으로 대처할 수 있는 효과가 있다.In addition, by using a conductive ball containing lead (Pb) as in the prior art there is an effect that can actively deal with environmental pollution problems.

Claims (5)

상면에 다수의 요홈이 형성되어 있고, 상기 요홈의 어느 한 측벽에는 도전성 비아홀이 형성되어 있으며, 상기 비아홀은 하면까지 연장된 다수의 도전성 패턴에 연결되고, 상기 하면의 도전성 패턴에는 도금 리드가 형성된 섭스트레이트와;A plurality of grooves are formed on an upper surface thereof, and conductive via holes are formed on one sidewall of the groove, and the via holes are connected to a plurality of conductive patterns extending to the lower surface thereof. Straight; 상기 섭스트레이트의 각 요홈에 세로 방향으로 삽입되어 있으며, 상기 측벽의 도전성 비아홀에 전기적으로 접속될 수 있도록 다수의 본딩패드가 형성된 반도체칩과;A semiconductor chip inserted in each recess of the substrate and having a plurality of bonding pads electrically connected to the conductive via holes of the sidewalls; 상기 요홈에 결합된 반도체칩을 외부 환경으로부터 보호하기 위해 상기 요홈에 충진된 봉지재를 포함하여 이루어진 반도체패키지.A semiconductor package comprising an encapsulant filled in the groove to protect the semiconductor chip coupled to the groove from the external environment. 제1항에 있어서, 상기 요홈의 측벽중 비아홀이 형성되지 않은 측벽에는 반도체칩이 접착될 수 있도록 접착테이프가 더 접착된 것을 특징으로 하는 반도체패키지.The semiconductor package of claim 1, wherein an adhesive tape is further attached to sidewalls of the grooves to which the via holes are not formed. 제1항에 있어서, 상기 반도체칩은 높이가 상기 요홈의 깊이보다 크게 형성되어 상기 봉지재 외측으로 노출된 것을 특징으로 하는 반도체패키지.The semiconductor package of claim 1, wherein the semiconductor chip has a height greater than a depth of the recess and is exposed to the outside of the encapsulant. 제1항에 있어서, 상기 도전성 비아홀은 상기 측벽과 경계되는 영역에 표면이 금(Au)으로 도금된 구리(Cu) 핀이 결합된 것을 특징으로 하는 반도체패키지.The semiconductor package of claim 1, wherein the conductive via hole is coupled to a copper (Cu) pin plated with gold (Au) in an area bordering the sidewall. 제1항에 있어서, 상기 도금 리드는 구리층 하면에 AgSn 또는 AgSnCu 합금중 어느 하나가 도금되어 형성된 것을 특징으로 하는 반도체패키지.The semiconductor package of claim 1, wherein the plating lead is formed by plating one of AgSn and AgSnCu alloy on a lower surface of a copper layer.
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