KR100253390B1 - Lamination type semiconductor package and method of fabricating thereof - Google Patents
Lamination type semiconductor package and method of fabricating thereof Download PDFInfo
- Publication number
- KR100253390B1 KR100253390B1 KR1019970074702A KR19970074702A KR100253390B1 KR 100253390 B1 KR100253390 B1 KR 100253390B1 KR 1019970074702 A KR1019970074702 A KR 1019970074702A KR 19970074702 A KR19970074702 A KR 19970074702A KR 100253390 B1 KR100253390 B1 KR 100253390B1
- Authority
- KR
- South Korea
- Prior art keywords
- sub
- solder bumps
- chip
- semiconductor
- straight
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
- H01L2225/1029—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being a lead frame
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
Description
본 발명은 적층형 반도체 패키지 및 그 제조방법에 관한 것으로, 특히 경박단소하면서도 고속, 과열 칩의 메모리 증가에 적합한 적층형 반도체 패키지 및 그 제조방법에 관한 것이다.BACKGROUND OF THE
최근들어 전자제품들이 소형화, 다기능화되어감에 따라 그에 적용되는 패키지 역시 경박단소하면서도 고속동작에 적합하도록 제작됨은 물론, 보다 다용량화하기 위한 적층형 반도체 패키지가 다양하게 제시되고 있다.Recently, as electronic products are miniaturized and multifunctional, packages applied thereto are also made to be thin and light, and suitable for high-speed operation, as well as various stacking semiconductor packages for higher capacity.
도1은 종래의 초소형 패키지인 TSOP를 보인 종단면도이고, 도2a 및 도2b는 종래 TSOP를 적층시키는 과정을 정면에서 보인 종단면도이며, 도3은 종래 TSOP를 적층한 상태를 측면에서 보인 정면도이다.1 is a longitudinal cross-sectional view showing a TSOP, which is a conventional ultra-small package, Figures 2a and 2b is a longitudinal cross-sectional view showing a process of stacking a conventional TSOP from the front, Figure 3 is a front view showing a side stacked state of the conventional TSOP. .
이에 도시된 바와 같이 종래의 초소형 패키지인 TSOP(Thin Small Outline Package) 는, 다수개의 리드프레임(1)이 중앙부 상면에 반도체 칩(2)이 부착되어 있고, 상기 리드프레임(1)과 칩패드(2a)가 골드와이어(3)로 연결되어 있으며, 그 골드와이어(3)가 외부충격으로부터 보호되도록 반도체 칩(2)의 상면까지 에폭시로 봉지부(4)가 형성되어 있다.As shown in the drawing, a conventional small package TSOP (Thin Small Outline Package) has a plurality of
상기 리드프레임(1)은 전체적으로 그 두께가 얇게 형성되는 것으로, 일부는 봉지부(4)에 포함되고, 나머지는 그 길이가 짧게 절단되어 봉지부(4)의 외부로 노출되어 있다.The
이러한 패키지를 형성하기 위하여는, 먼저 얇은 리드프레임(1)의 상면에 반도체 칩(2)을 절연테이프(미도시)를 이용하여 부착하고, 그 리드프레임(1)의 각 내측단 저면과 반도체 칩(2)의 저면 중앙에 형성된 칩패드(2a)를 골드와이어(3)로 본딩한 이후에, 소정형상의 금형(미도시)에 안치시켜 에폭시를 주입하여 봉지부(4)를 형성하며, 상기 봉지부(4)의 외부로 노출된 리드프레임(1)을 짧게 절단하여 단품의 TSOP를 제조하는 것이었다.In order to form such a package, first, the
상기와 같이 구성된 종래의 TSOP를 이용하여 적층시키는 과정은 도2a 및 도2b에 도시된 바와 같이, 각각 아우터 리드(11)가 소정길이로 절단된 제1 패키지(10A)의 상면에 역시 아우터 리드(11)가 소정길이로 절단된 제2 패키지(10B)를 폴리머와 같은 접착제로 부착시키고, 상기 제1, 제2패키지(10A, 10B)의 각 아우터 리드(11)가 끼워지도록 삽입홈(21)이 형성된 레일(20)을 이용하여 각 아우터 리드(11)를 연결하는데, 이때 상기 각 레일(20)의 상단을 패키지 방향으로 절곡하여 제2패키지(10B)의 상면에 접착시킨 이후에, 상기 삽입홈(21)에 솔더(미도시)를 부착한 다음에 열을 가해 그 솔더가 용융되면서 각 아우터 리드(11)를 고정하도록 하는 것이었다.In the stacking process using the conventional TSOP configured as described above, as shown in FIGS. 2A and 2B, the
한편, 상기 각 레일(20)의 하단은 바깥쪽으로 절곡하여 그 저면에 통상의 피시비기판(미도시)에 실장하는 것이었다.On the other hand, the lower end of each of the
그러나, 상기와 같은 종래의 적층형 반도체 패키지에 있어서는, 먼저 구조적으로 부피가 크고 무거울 뿐만 아니라 다단계의 연결부위가 노출되어 접합부위가 약하게 되며, 상기 칩패드(2a)에서 피시비(미도시)까지의 신호선(3)이 길어 고속동작시 신호지연 및 간섭소음 등이 발생되는 문제점이 있었다.However, in the conventional stacked semiconductor package as described above, not only the structure is bulky and heavy, but also the connection sites are weakened by exposing the multi-stage connection sites, and the signal lines from the
또한, 여러단계의 접합단계를 거쳐야 하므로, 구성재료의 변형 및 계면접착력이 약화되는 것은 물론, 공정수가 많아지고 복잡하여 생산비용 및 생산성이 저하되는 문제점도 있었다.In addition, since a plurality of joining steps are required, the deformation and the interfacial adhesion of the constituent materials are weakened, as well as the number of processes and the complexity, resulting in a reduction in production cost and productivity.
따라서, 본 발명은 상기와 같은 종래의 적층형 반도체 패키지가 가지는 제반 문제점을 감안하여 안출한 것으로, 구조적으로 작고 가벼울 뿐만 아니라 접합부위가 강하고 고속동작시에도 신호지연 및 간섭소음이 발생되지 않는 적층형 반도체 패키지를 제공하려는데 본 발명의 목적이 있다.Accordingly, the present invention has been made in view of the above-mentioned problems of the conventional multilayer semiconductor package. The multilayer semiconductor package is not only structurally small and light, but also has a strong junction and no signal delay and interference noise even at high speed. It is an object of the present invention to provide.
또한, 이러한 적층형 반도체 패키지를 제조함에 있어서 변형 및 계면접착력이 강하면서도 제조과정이 간단하고 용이하여 생산비용의 절감은 물론 생산성을 향상시킬 수 있는 적층형 반도체 패키지의 제조방법을 제공하려는데도 본 발명의 목적이 있다.The present invention also provides a method of manufacturing a multilayer semiconductor package that can reduce production costs and improve productivity by having a high deformation and interfacial adhesion force and a simple and easy manufacturing process in manufacturing the multilayer semiconductor package. There is this.
도1은 종래의 초소형 패키지인 TSOP를 보인 종단면도.1 is a longitudinal cross-sectional view showing a TSOP which is a conventional ultra-small package.
도2a 및 도2b 는 종래 TSOP를 적층시키는 과정을 정면에서 보인 종단면도.2A and 2B are longitudinal cross-sectional views showing a process of stacking a conventional TSOP from the front;
도3은 종래 TSOP를 적층한 상태를 측면에서 보인 정면도.Figure 3 is a front view showing a state in which the conventional TSOP laminated.
도4는 본 발명에 의한 반도체 패키지의 일례를 보인 종단면도.4 is a longitudinal sectional view showing an example of a semiconductor package according to the present invention;
도5a 내지 도5f는 본 발명에 의한 반도체 패키지를 제조하는 과정으로 보인 사시도 및 종단면도.5a to 5f are perspective and longitudinal cross-sectional views shown in the process of manufacturing a semiconductor package according to the present invention.
도6a 및 도6f는 본 발명에 의한 반도체 패키지의 제조과정에 있어서, 와이어본딩 과정을 보인 상세도.6A and 6F are detailed views illustrating a wire bonding process in the manufacturing process of the semiconductor package according to the present invention.
도7은 본 발명에 의한 반도체 패키지의 다른 실시예를 보인 종단면도.Figure 7 is a longitudinal sectional view showing another embodiment of the semiconductor package according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
100 : 서브 스트레이트 110 : 솔더범프100: sub straight 110: solder bump
200 : 반도체 칩 210 : 골드와이어200: semiconductor chip 210: gold wire
300,310 : 봉지부 320 : 방열캡300,310: encapsulation part 320: heat dissipation cap
400 : 솔더볼 500 : 다이본딩 테이프400: solder ball 500: die bonding tape
600 : 칩고정용 테이프600: Chip Fixing Tape
이와 같은 본 발명의 목적을 달성하기 위하여, 다수개의 솔더범프가 각 회로 일단에 연결되도록 형성된 서브 스트레이트와, 그 서브 스트레이트의 상면에 고정됨과 아울러 솔더범프와 연결되는 와이어가 노출되도록 일체된 수개의 반도체 칩과, 그 반도체 칩이 모두 감싸듯이 일괄적으로 몰딩되는 봉지부와, 상기 서브 스트레이트의 회로 타단에 연결되어 피시비 기판에 접착되는 외부단자로 구성되는 것을 특징으로 하는 적층형 반도체 패키지가 제공된다.In order to achieve the object of the present invention, a plurality of semiconductors are integrally formed so that a plurality of solder bumps are connected to one end of each circuit, and fixed to the upper surface of the sub straights and the wires connected to the solder bumps are exposed. There is provided a stacked semiconductor package comprising a chip, an encapsulation portion which is collectively molded as if all of the semiconductor chips are wrapped, and an external terminal connected to the circuit other end of the sub-straight and bonded to a PCB substrate.
이하, 본 발명에 의한 적층형 반도체 패키지를 첨부도면에 도시된 일실시예에 의거하여 상세하게 설명한다.Hereinafter, a multilayer semiconductor package according to the present invention will be described in detail with reference to an embodiment shown in the accompanying drawings.
도4는 본 발명에 의한 반도체 패키지의 일례를 보인 종단면도이고 도5a 내지 도5f는 본 발명에 의한 반도체 패키지를 제조하는 과정으로 보인 사시도 및 종단면도이며, 도6a 및 도6f는 본 발명에 의한 반도체 패키지의 제조과정에 있어서, 와이어본딩 과정을 보인 상세도이다.Figure 4 is a longitudinal cross-sectional view showing an example of a semiconductor package according to the present invention, Figures 5a to 5f is a perspective view and a longitudinal cross-sectional view showing a process for manufacturing a semiconductor package according to the present invention, Figures 6a and 6f are In the manufacturing process of the semiconductor package, it is a detailed view showing a wire bonding process.
이에 도시된 바와 같이 본 발명에 의한 패키지는, 다수개의 솔더범프(110)가 각 회로 일단에 연결되도록 형성된 서브 스트레이트(100)와, 그 서브 스트레이트(100)의 상면에 일률적으로 세워져 고정됨과 아울러 솔더범프(11)와 연결되는 와이어(210)가 노출되도록 일체된 수개의 반도체 칩(200)과, 그 반도체 칩(200)이 모두 감싸듯이 일괄적으로 몰딩되는 봉지부(300)와, 상기 서브 스트레이트(100)의 회로 타단에 연결되어 피시비 기판(미도시)에 접착되는 솔더볼(400)로 구성된다.As shown therein, the package according to the present invention includes a sub straight 100 formed so that a plurality of
상기 서브 스트레이트(100)의 상면에는 수개의 칩 고정홈조(120)가 길게 형성되고, 그 각 칩 고정홈조(120)의 바닥면에는 각 반도체 칩(200)을 부착 고정하기 위한 다이본딩 테이프(500) 또는 페이스트 접착제가 부착된다.A plurality of
상기 각 반도체 칩(200)의 안정성을 고려하여 각 칩의 사이에는 칩고정용 테이프(600)가 부착 개재되는 것이 바람직하다.In consideration of the stability of each
상기와 같은 본 발명에 의한 패키지를 제조하는 과정은 다음과 같다.The process of manufacturing a package according to the present invention as described above is as follows.
즉, 통상적인 서브 스트레이트(100)의 상면에 수개의 칩 고정홈조(120)를 형성하고, 그 각각의 칩 고정홈조(120)에 다이본딩 테이프(500)를 접착시킴과 아울러 각 칩 고정홈조(120)의 사이마다에는 회로와 연결되는 솔더범프(110)를 형성시키며, 상기 각 칩 고정홈조(120)마다에 반도체 칩(200)을 세워서 부착 고정시킴과 아울러 그 각 반도체 칩(200)의 사이마다에는 절연테이프(600)를 부착 개재시키고, 상기 각 반도체 칩(200)의 패드(200a)에는 솔더범프(110)와 대응되도록 외이어(210)를 노출 형성시키며, 상기 서브 스트레이트(100) 및 반도체 칩(200)을 예열하면서 각 반도체 칩(200)을 가압하여 서브 스트레이트(100)에 완전 고정시키고, 상기 서브 스트레이트(100)에 일정한 온도로 리플로우시켜 도6a 및 도6b에 도시된 바와 같이 이 솔더범프(110)와 외이어(210)가 융착시키며, 상기 반도체 칩(200) 전체를 일괄적으로 몰딩하고, 상기 서브 스트레이트(100)의 저면에 외부단자용 솔더볼(400)을 부착하는 단계로 수행하는 것이다.That is, several
본 발명에 의한 다른 실시예가 있는 경우는 다음과 같다.If there is another embodiment according to the present invention is as follows.
즉, 전술한 일례에서는 서브 스트레이트(100)의 상면에 반도체 칩(200) 이 모두 감싸듯이 일괄적으로 몰딩되도록 봉지부(300)를 형성하는 것이었으나, 본 실시예에 있어서는 다수개의 솔더범프(미도시)가 각 회로 일단에 연결되도록 형성된 서브 스트레이트(100)와, 그 서브 스트레이트(100)의 상면에 고정됨과 아울러 솔더범프(미도시)와 연결되는 와이어(미도시)가 노출되도록 일체된 수개의 반도체 칩(200)과,상기 솔더범프(미도시)와 와이어(미도시)를 보호하기 위하여 각 반도체 칩(200)의 일부만 몰딩되는 봉지부(310)와, 그 봉지부(310) 이외의 부위를 보호함과 아울러 열을 방출시키기 위하여 반도체 칩(200)이 일괄적으로 덮여씌워지는 방열캡(320)과, 상기 서브 스트레이트(100)의 회로 타단에 연결되어 피시비 기판(미도시)에 접착되는 솔더볼(400)로 구성되는 것으로, 전술한 일실시예에서 반도체 칩(200) 전체를 일괄적으로 몰딩하는 단계를 대신하여 상기 각 솔더범프(미도시)와 와이어(미도시)가 결합된 부위만을 몰딩하고 나머지는 방열캡(320)으로 일괄 밀봉한 다음에, 상기 서브 스트레이트(100)의 저면에 외부단자용 솔더볼(400)을 부착하는 단계로 수행하는 것이다.That is, in the above-described example, the
도면중 미설명 부호인 500은 반도체 칩을 서브 스트레이트에 부착시키기 위한 다이본딩 테이프이고, 600은 각 칩을 고정하기 위한 칩고정용 테이프이다.In the figure,
이로써, 집적도가 우수하여 짧은 신호 경로로 고속 디바이스 적층시 탁월한 성능을 발휘하게 되는 것이며, 서브 스트레이트를 통해 열방출이 발생되는 것은 물론, 특히 방열캡을 적용하는 경우에는 칩의 표면에 냉각유체가 접촉하게 되어 대류에 의한 열전달을 발생시키므로 열방출율이 현저하게 개선될 수 있다.As a result, excellent integration results in excellent performance when stacking high-speed devices in a short signal path, and heat dissipation occurs through sub-straights, and especially when a heat dissipation cap is applied, the cooling fluid contacts the surface of the chip. Since heat transfer by convection is generated, the heat release rate can be remarkably improved.
또한, 단품의 패키지를 개별적으로 생산한 다음에 다시 각 패키지를 적층하는 것이 아니라, 패키지 공정과 적층 공정이 동시에 진행되므로, 공정이 단순하여 제조비용이 절감됨은 물론 제조시간도 줄어들게 된다.In addition, instead of separately producing individual packages and then stacking each package again, the packaging process and the lamination process are performed at the same time, thereby simplifying the manufacturing process and reducing manufacturing time.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 패키지 및 그 제조방법은, 다수개의 솔더범프가 각 회로 일단에 연결되도록 형성된 서브 스트레이트와 그 서브 스트레이트의 상면에 고정됨과 아울러 솔더범프와 연결되는 와이어가 노출되도록 일체된 수개의 반도체 칩과, 그 반도체 칩이 모두 감싸듯이 일괄적으로 몰딩되는 봉지부 및 방열캡과, 상기 서브 스트레이트의 회로 타단에 연결되어 피시비 기판에 접착되는 외부단자로 구성함으로써, 구조적으로 작고 가벼울 뿐만 아니라 접합부위가 강하고 고속동작시에도 신호지연 및 간섭소음이 발생되지 않게 되는 것은 물론, 이러한 적층형 반도체 패키지를 제조함에 있어서 변형 및 계면접착력이 강하면서도 제조과정이 간단하고 용이하여 생산비용은 절감되면서 생산성은 향상되는 효과가 있다.As described above, the semiconductor package and the method of manufacturing the same according to the present invention include a plurality of solder bumps formed to be connected to one end of each circuit and fixed to an upper surface of the sub straights, and the wires connected to the solder bumps are exposed. It consists of several integrated semiconductor chips, an encapsulation portion and a heat dissipation cap which are collectively molded as if all of the semiconductor chips are wrapped, and an external terminal connected to the other end of the sub straight circuit and bonded to the PCB substrate. Not only is it light, but also has a strong junction and no signal delay and interference noise during high-speed operation. In addition, the manufacturing process is simple and easy while the deformation and interfacial adhesion is strong in manufacturing such a multilayer semiconductor package. As a result, productivity is improved.
Claims (7)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970074702A KR100253390B1 (en) | 1997-12-26 | 1997-12-26 | Lamination type semiconductor package and method of fabricating thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970074702A KR100253390B1 (en) | 1997-12-26 | 1997-12-26 | Lamination type semiconductor package and method of fabricating thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19990054825A KR19990054825A (en) | 1999-07-15 |
KR100253390B1 true KR100253390B1 (en) | 2000-04-15 |
Family
ID=19528843
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019970074702A KR100253390B1 (en) | 1997-12-26 | 1997-12-26 | Lamination type semiconductor package and method of fabricating thereof |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100253390B1 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100990942B1 (en) | 2008-08-29 | 2010-11-01 | 주식회사 하이닉스반도체 | Substrate for semiconductor package, and semiconductor package having the substrate |
CN110010600A (en) * | 2018-12-31 | 2019-07-12 | 杭州臻镭微波技术有限公司 | It is a kind of to erect the interconnection architecture and preparation method thereof for placing radio frequency chip mould group |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100444170B1 (en) * | 2001-12-28 | 2004-08-11 | 동부전자 주식회사 | semiconductor package |
-
1997
- 1997-12-26 KR KR1019970074702A patent/KR100253390B1/en not_active IP Right Cessation
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100990942B1 (en) | 2008-08-29 | 2010-11-01 | 주식회사 하이닉스반도체 | Substrate for semiconductor package, and semiconductor package having the substrate |
US8299582B2 (en) | 2008-08-29 | 2012-10-30 | Hynix Semiconductor Inc. | Substrate for semiconductor package and semiconductor package having the same |
US8698283B2 (en) | 2008-08-29 | 2014-04-15 | SK Hynix Inc. | Substrate for semiconductor package and semiconductor package having the same |
CN110010600A (en) * | 2018-12-31 | 2019-07-12 | 杭州臻镭微波技术有限公司 | It is a kind of to erect the interconnection architecture and preparation method thereof for placing radio frequency chip mould group |
CN110010600B (en) * | 2018-12-31 | 2020-12-29 | 浙江臻镭科技股份有限公司 | Interconnection structure for vertically placing radio frequency chip module and manufacturing method thereof |
Also Published As
Publication number | Publication date |
---|---|
KR19990054825A (en) | 1999-07-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5147815A (en) | Method for fabricating a multichip semiconductor device having two interdigitated leadframes | |
KR100204753B1 (en) | Loc type stacked chip package | |
US6528353B2 (en) | Chip stack-type semiconductor package and method for fabricating the same | |
US5715593A (en) | Method of making plastic-packaged semiconductor integrated circuit | |
US6753599B2 (en) | Semiconductor package and mounting structure on substrate thereof and stack structure thereof | |
US20050051877A1 (en) | Semiconductor package having high quantity of I/O connections and method for fabricating the same | |
KR100240748B1 (en) | Semiconductor chip package having substrate and manufacturing method thereof, and stack package | |
US6534344B2 (en) | Integrated circuit chip and method for fabricating the same | |
KR100290886B1 (en) | ultra high density integrated circuit semiconductor package and method for fabricating the same | |
US7173341B2 (en) | High performance thermally enhanced package and method of fabricating the same | |
KR100253390B1 (en) | Lamination type semiconductor package and method of fabricating thereof | |
KR100343150B1 (en) | Power semiconductor module with metal terminal, metal terminal manufacturing method of power semiconductor module, and power semiconductor module manufacturing method | |
KR100422608B1 (en) | Stack chip package | |
KR100437821B1 (en) | semiconductor package and metod for fabricating the same | |
KR100891649B1 (en) | Method of manufacturing semiconductor package | |
KR100762871B1 (en) | method for fabricating chip scale package | |
KR20090118438A (en) | Semiconductor package and method for manufacturing the same | |
KR100567045B1 (en) | A package | |
KR100216065B1 (en) | Multi-lead on chip package | |
KR100355639B1 (en) | Resin-sealed type semiconductor element and manufacturing method of semiconductor device using the same | |
US6472731B2 (en) | Solder clad lead frame for assembly of semiconductor devices and method | |
KR950008240B1 (en) | Semiconductor package | |
KR950013049B1 (en) | Multi chip loc package | |
KR200150930Y1 (en) | Semiconductor wire bonding apparatus | |
JP2002110882A (en) | Semiconductor device and its manuacturing method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20101224 Year of fee payment: 12 |
|
LAPS | Lapse due to unpaid annual fee |