KR19980083733A - Thin Film Ball Grid Array Package with Improved Thermal Dissipation - Google Patents
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Abstract
본 발명은 볼 그리드 어레이 패키지에 관한 것으로, 보다 상세하게는, 패키지의 두께 및 무게를 감소시킴은 물론 열방출 능력을 향상시켜 경량화를 요구하는 노트 북, 포켓 컴퓨터 및 Cellular phone 등에 적용하는 열방출 능력이 향상된 박막 볼 그리드 어레이 패키지에 관한 것이다. 본 발명에 따른 열적 능력이 향상된 박막 볼 그리드 어레이 패키지는 전도성 트레이스층과 절연층이 번갈아 적층된 구조이고, 그의 중심부에 캐버티가 구비된 상호연결기판, 여기서, 상기 상호연결기판의 상·하부면에는 전도성 트레이스층이 위치되고, 상기 상호연결기판의 하부면에 위치된 상기 전도성 트레이스층의 표면 상에는 열로 배열된 다수개의 전기적 접점들이 형성된다; 상기 상호연결기판의 상부면에 부착되며, 그의 중심부에 캐버티가 구비된 1층 이상의 금속층으로 이루어진 금속 열전도체; 및 상기 금속 열전도체의 캐버티 중심에 위치되며, 상기 상호연결기판의 전도성 트레이스층들과 전기적으로 연결되는 집적회로 칩을 포함하는 것을 특징으로 한다.The present invention relates to a ball grid array package, and more particularly, to reduce the thickness and weight of the package, as well as to improve the heat dissipation ability, the heat dissipation capability applied to notebooks, pocket computers and cellular phones requiring lightweight This improved thin film ball grid array package. The thin film ball grid array package having improved thermal capability according to the present invention has a structure in which a conductive trace layer and an insulating layer are alternately stacked, and an interconnection substrate having a cavity at a center thereof, wherein the upper and lower surfaces of the interconnection substrate are provided. A conductive trace layer is located, and a plurality of thermally arranged electrical contacts are formed on the surface of the conductive trace layer located on the bottom surface of the interconnect substrate; A metal thermal conductor attached to an upper surface of the interconnect substrate and composed of at least one metal layer having a cavity at its center; And an integrated circuit chip located at the center of the cavity of the metal thermal conductor and electrically connected to the conductive trace layers of the interconnection substrate.
Description
본 발명은 집적회로 칩을 내장시킨 볼 그리드 어레이 패키지에 관한 것으로, 보다 상세하게는, 패키지의 열방출 능력을 향상시킴은 물론 두께 및 무게를 감소시키는 열방출 능력이 향상된 볼 그리드 어레이 패키지에 관한 것이다.The present invention relates to a ball grid array package incorporating an integrated circuit chip. More particularly, the present invention relates to a ball grid array package having improved heat dissipation capability as well as a reduction in thickness and weight. .
집적회로 칩의 초기세대에서는 집적회로 칩이 금속 캔으로 싸여지거나, 또는 세라믹 재질의 베이스 몰드와 캡(Cap)으로 둘러싸여 패키지로서 제조되었으며, 이러한 금속 및 세라믹 패키지는 모두 우수한 열적특성을 제공하였으나, 이들 패키지는 제조 비용 및 시간이 많이 소요되는 문제점을 안고 있었다.In the early generations of integrated circuit chips, integrated circuit chips were either packaged in metal cans or enclosed in ceramic base molds and caps and manufactured as packages, both of which provided excellent thermal properties. The package suffered from manufacturing costs and time consuming problems.
따라서, 상기 문제점들을 극복하기 위한 패키지 기술들의 연구되었으며, 연구의 한 결과로서, 가장 주목할 패키지가 최근 가장 널리 사용되는 플라스틱 몰디드 패키지이다. 이러한 플라스틱 패키지는 비용 및 제조 시간 면에서 금속 및 세라믹 패키지에 비해 매우 우수하다. 특히, 미국 특허 제 5,241,133호에 기재된 플라스틱 몰디드 볼 그리드 어레이 패키지는 비용 및 입력/출력 능력면에서 유망한 패키지기술이라는 것이 판명되었다.Therefore, package technologies have been studied to overcome the above problems, and as a result of the research, the most notable package is the most widely used plastic molded package in recent years. Such plastic packages are superior to metal and ceramic packages in terms of cost and manufacturing time. In particular, the plastic molded ball grid array package described in US Pat. No. 5,241,133 has proven to be a promising package technology in terms of cost and input / output capability.
즉, 플라스틱 몰디드 볼 그리드 어레이(Ball Grid Array : 이하 BGA)패키지는 종래 기술에 따른 플라스틱 패키지에서 미세 피치로 인한 표면 마운팅의 어려움을 제거하였기 때문에 매우 유망하며, 또한, 패키지 리이드를 집적회로 패키지의 외부가장자리로 연장할 필요가 없으며, 더 작은 패키지 제조를 가능케함은 물론 동일한 인쇄회로기판에 마운팅된 패키지들의 매우 가까운 간격을 갖게 함으로써 실장 효율을 향상시킬 수 있고, 패키지와 마더 보드(Mother Board) 사이의 짧은 상호연결길이를 제공하여 전기적 성능을 개선시킨다.That is, the plastic molded ball grid array (BGA) package is very promising because it eliminates the difficulty of surface mounting due to the fine pitch in the plastic package according to the prior art, and furthermore, the package lead of the integrated circuit package There is no need to extend to external edges, allowing for smaller package manufacturing, as well as allowing for very close spacing of packages mounted on the same printed circuit board to improve mounting efficiency, and between the package and the motherboard Improved electrical performance by providing a short interconnect length.
도 1은 종래 기술에 따른 BGA 패키지를 설명하기 위한 도면으로서, 상부 표면 상에 다수개의 본드 패드(1a)들이 구비된 집적회로 칩(1)이 접착제(3)에 의해 회로패턴이 구비된 PCB(Printed Circuit Board) 기판(2) 상에 부착되며, 상기 집적회로 칩(1)에 구비된 본딩 패드(1a)들과 상기 PCB 기판(2)상에 구비된 회로패턴이 금속 와이어(4)에 의해 전기적으로 연결된다.1 is a view illustrating a conventional BGA package, in which an integrated circuit chip 1 having a plurality of bond pads 1a on an upper surface thereof is provided with a PCB having a circuit pattern by an adhesive 3. Printed Circuit Board) The bonding pads 1a provided on the integrated circuit chip 1 and the circuit patterns provided on the PCB substrate 2 are attached to the substrate 2 by the metal wires 4. Electrically connected.
또한, 상기 집적회로 칩(1)이 표면을 외부로부터 보호하기 위하여 집적회로 칩(1) 및 이에 와이어 본딩된 회로패턴 부분을 포함한 기판(2)의 일정 면적이 에폭시 수지(5)에 의해 밀봉되며, 상기 기판(2)의 하부면에는 마더 보드(도시되지 않음)상에 구비된 전원공급단자와의 전기적 접속을 위한 다수개의 솔더 볼(Solder Ball : 6)들이 형성된다.In addition, a predetermined area of the substrate 2 including the integrated circuit chip 1 and a circuit pattern portion wire-bonded thereto is sealed by the epoxy resin 5 so that the integrated circuit chip 1 protects the surface from the outside. In addition, a plurality of solder balls 6 are formed on a lower surface of the substrate 2 for electrical connection with a power supply terminal provided on a motherboard (not shown).
그러나, 상기와 같은 BGA 패키지는 상당히 열등한 열분산 특성을 갖는 것으로인하여 집적회로 칩의 신뢰성이 저하되며, 심한 경우에는 집적회로 칩이 파손되는 문제가 발생될 수 있고, 집적회로 칩에서 발생된 열을 외부로 충분하게 방출시키지 못함으로 인해 소비 전력의 제한이 불가피하여 대용량 초고속 IC의 고소비 전력에 대하여 절대적으로 불리하다. 또한, 패키지의 전체적인 두께가 매우 두꺼운 문제점이 있다.However, the BGA package as described above has a significantly inferior heat dissipation characteristic, so that the reliability of the integrated circuit chip is degraded, and in severe cases, the integrated circuit chip may be broken, and heat generated from the integrated circuit chip may be reduced. Due to insufficient emission to the outside, power consumption is inevitably limited, which is absolutely disadvantageous for the high power consumption of a large-capacity ultrafast IC. In addition, there is a problem that the overall thickness of the package is very thick.
따라서, 최근의 패키지 기술에서는 BGA 패키지의 열분산 특성을 개선하기 위한 방법으로서, 집적회로 칩 상에 그로부터 발생된 열을 방출시키기 위한 히트 싱크(Heat Sink)가 부착된 슈퍼(Super) BGA 패키지가 제안되었다. 이러한 슈퍼 BGA 패키지는 집적회로 칩에서 발생된 열을 히트 싱크에 의해 외부로 신속하게 방출시키기 때문에 열에 의한 집적회로 칩의 파손을 방지할 수 있다.Therefore, in recent package technology, as a method for improving the heat dissipation characteristics of a BGA package, a super BGA package with a heat sink for dissipating heat generated thereon is proposed on an integrated circuit chip. It became. Such a super BGA package quickly dissipates heat generated in the integrated circuit chip to the outside by the heat sink, thereby preventing breakage of the integrated circuit chip due to heat.
도 2는 BGA 패키지에 히트 싱크를 부착시킨 슈퍼 BGA 패키지을 도시한 도면으로서, 상부 표면에 다수개의 본드 패드(11a)가 구비된 집적회로 칩(11)이 전도성 트레이스층(12) 및 절연층(13)으로 이루어진 상호연결기판(30)의 중심부분에 구비된 웰(Well) 영역(14)에 부착되고, 상기 집적회로 칩(11)에 구비된 본드 패드(11a) 부분과 상호연결기판(30)의 전도성 트레이스층(12)들은 금속 와이어(15)에 의해 전기적으로 연결된다.FIG. 2 is a diagram illustrating a super BGA package in which a heat sink is attached to a BGA package, in which an integrated circuit chip 11 having a plurality of bond pads 11a on an upper surface thereof includes a conductive trace layer 12 and an insulating layer 13. Attached to a well region 14 provided at a central portion of the interconnection substrate 30 formed of the interconnection substrate 30, and a portion of the bond pad 11a and the interconnection substrate 30 provided on the integrated circuit chip 11. Conductive trace layers 12 are electrically connected by metal wire 15.
집적회로 칩(11)이 부착된 상호연결기판(12)의 웰 영역(14)은 캡슐재(16)로 충전되며, 노출된 상호연결기판(30)의 상부 전도성 트레이스층(12) 표면 상에는 상기 패키지를 마더 보드와 전기적으로 접속시키기 위한 솔더 볼(19)들이 배열된다.The well region 14 of the interconnect substrate 12 to which the integrated circuit chip 11 is attached is filled with the encapsulant 16 and on the surface of the upper conductive trace layer 12 of the exposed interconnect substrate 30. Solder balls 19 are arranged for electrically connecting the package to the motherboard.
또한, 상호연결기판(30)의 절연층(13) 후면에는 접지단자 역할을 하는 구리층(19)이 접착제(18)에 의해 부착되며, 패키지의 열분산 능력을 향상시키기 위한 히트 싱크(20)가 집적회로 칩(11) 및 구리층(19)의 후면에 접착제(18)에 의해 부착된다. 따라서, 상기 히트 싱크(20)에 의해 집적회로 칩(11)의 구동시에 발생되는 열이 신속하게 외부로 방출되며, 통상, 2m/s의 에어 플로우(Air flow)시에 약 9℃/watt의 열방출 특성이 나타난다.In addition, a copper layer 19, which serves as a ground terminal, is attached to the rear surface of the insulating layer 13 of the interconnection board 30 by an adhesive 18, and a heat sink 20 for improving the heat dissipation capability of the package. Is attached to the back surface of the integrated circuit chip 11 and the copper layer 19 by an adhesive 18. Therefore, the heat generated during the driving of the integrated circuit chip 11 is quickly discharged to the outside by the heat sink 20, and is usually about 9 ° C / watts at 2 m / s air flow (air flow) Heat release characteristics are shown.
그러나, 상기와 같은 슈퍼 BGA 패키지의 경우는 열방출 특성이 우수한데 반하여 패키지의 전체적인 두께가 약 2.1㎜ 정도로 두꺼운 문제점이 있으며, 도 2에 도시된 바와 같이, 히트 싱크로서 2층 이상의 구리층이 사용되는 것으로 인하여 그 무게 또한 매우 무겁기 때문에 경량을 요구하는 노트 북, 포켓 컴퓨터 및 Cellular phone 등에 적용하기에는 어려운 문제점이 있었다. 또한, 상기와 같은 슈퍼 BGA 패키지는 값이 비싼 구리층을 2층 이상으로 적층시키기 때문에 제조 비용이 많이 드는 문제점이 있었다.However, in the case of the super BGA package as described above, there is a problem in that the overall thickness of the package is about 2.1 mm thick while excellent in heat dissipation characteristics. As illustrated in FIG. 2, two or more copper layers are used as the heat sink. Due to the weight is also very heavy, it was difficult to apply to notebooks, pocket computers and cellular phones that require light weight. In addition, the super BGA package as described above has a problem in that manufacturing cost is high because the expensive copper layer is laminated in two or more layers.
따라서, 본 발명은 집적회로 칩의 후면을 패키지의 외부로 노출시킬 수 있는 캐버티(Cavity)가 구비된 히트 싱크를 BGA 패키지에 부착시킴으로써, 집적회로 칩에서 발생된 열을 쉽게 외부로 방출시킴은 물론 단층의 구리층으로된 히트 싱크를 부착시켜 패키지의 전체적인 무게 및 제조 비용을 감소시킬 수 있는 열방출 능력이 향상된 박막 BGA 패키지를 제공하는 것을 목적으로 한다.Accordingly, the present invention attaches a heat sink having a cavity that can expose the rear surface of the integrated circuit chip to the outside of the package to the BGA package, thereby easily dissipating heat generated in the integrated circuit chip to the outside. It is, of course, an object of the present invention to provide a thin film BGA package having improved heat dissipation capability by attaching a single layer of copper heat sink to reduce the overall weight and manufacturing cost of the package.
또한, 본 발명은 집적회로 칩을 패드 상에 부착시키는 다이 접착 공정과, 집적회로 칩이 표면을 외부로부터 보호하기 위하여 일정한 형태의 금형을 필요로 하는 몰딩 공정 및 스트립 단위로 제조된 BGA 패키지들을 유닛트 단위위 BGA 패키지로 절단하기 위한 싱귤레이션(Singulation) 공정을 제거함으로써, 전체적인 BGA 패키지의 제조 공정을 단순화시킬 수 있는 열방출 능력이 향상된 박막 BGA 패키지를 제공하는 것을 목적으로 한다.In addition, the present invention provides a die bonding process for attaching an integrated circuit chip on a pad, and a molding process for stripping an integrated circuit chip and a BGA package manufactured in a strip unit requiring a certain mold to protect a surface from the outside. The aim is to provide a thin film BGA package with improved heat dissipation capability that can simplify the manufacturing process of the overall BGA package by eliminating the singulation process for cutting into a unit-level BGA package.
도 1은 종래 기술에 따른 볼 그리드 어레이 패키지를 설명하기 위한 도면.1 is a view for explaining a ball grid array package according to the prior art.
도 2는 종래 기술에 따른 슈퍼 볼 그리드 어레이 패키지를 설명하기 위한 도면.2 is a view for explaining a super bowl grid array package according to the prior art.
도 3은 본 발명의 제1 실시예에 따른 열방출 능력이 향상된 볼 그리드 어레이 패키지를 설명하기 위한 도면.3 is a view for explaining a ball grid array package with improved heat dissipation capability according to a first embodiment of the present invention.
도 4는 본 발명에 따른 캐버티가 구비된 히트 싱크를 나타낸 도면.4 is a view showing a heat sink having a cavity according to the present invention.
도 5는 본 발명에 따른 지그(ZIG)를 나타낸 도면.5 shows a jig according to the invention.
도 6은 본 발명의 제 2 실시예에 따른 열방출 능력이 향상된 볼 그리드 어레이 패키지를 설명하기 위한 도면.6 is a view for explaining a ball grid array package with improved heat dissipation capability according to a second embodiment of the present invention.
도 7은 본 발명의 제 3 실시예에 따른 열방출 능력이 향상된 볼 그리드 어레이 패키지를 설명하기 위한 도면.7 is a view for explaining a ball grid array package with improved heat dissipation capability according to a third embodiment of the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
31 : 전도성 트레이스층32 : 절연층31 conductive trace layer 32 insulating layer
33 : 솔더 마스크34 : 솔더 볼33: solder mask 34: solder ball
35 : 히트 싱크36 : 캐버티35: heat sink 36: cavity
37 : 귀38.72,82 : 접착제37: ear 38.72,82: adhesive
39 : 금속와이어40,71,81 : 집적회로 칩39: metal wire 40, 71, 81: integrated circuit chip
41 : 본드 패드42 : 에폭시 수지41: bond pad 42: epoxy resin
50,85 : 상호연결기판61 : 히터 블록50,85: interconnection board 61: heater block
62 : 진공 홀70,80 : 제 1 히트 싱크62: vacuum hole 70, 80: first heat sink
73,83 : 제 2 히트 싱크84 : 홀73,83: second heat sink 84: hole
상기와 같은 목적은, 전도성 트레이스층과 절연층이 번갈아 적층된 구조이고, 그의 중심부에 캐버티가 구비된 상호연결기판, 여기서, 상기 상호연결기판의 상·하부면에는 전도성 트레이스층이 위치되고, 상기 상호연결기판의 하부면에 위치된 상기 전도성 트레이스층의 표면 상에는 열로 배열된 다수개의 전기적 접점들이 형성된다; 상기 상호연결기판의 상부면에 부착되며, 그의 중심부에 캐버티가 구비된 1층 이상의 금속층으로 이루어진 금속 열전도체; 및 상기 금속 열전도체의 캐버티 중심에 위치되며, 상기 상호연결기판의 전도성 트레이스층들과 전기적으로 연결되는 집적회로 칩을 포함하는 것을 특징으로 하는 본 발명에 따른 열방출 능력이 향상된 박막 BGA 패키지에 의하여 달성된다.The above object is a structure in which a conductive trace layer and an insulating layer are alternately stacked, and an interconnection substrate having a cavity at a center thereof, wherein a conductive trace layer is positioned on upper and lower surfaces of the interconnection substrate, A plurality of thermally arranged electrical contacts are formed on the surface of the conductive trace layer located on the bottom surface of the interconnect substrate; A metal thermal conductor attached to an upper surface of the interconnect substrate and composed of at least one metal layer having a cavity at its center; And an integrated circuit chip positioned at a cavity center of the metal thermal conductor and electrically connected to conductive trace layers of the interconnection substrate. Is achieved.
또한, 상기와 같은 목적은, 전도성 트레이스층과 절연층의 번갈아 적층된 구조이고, 그의 중심부에 캐버티가 구비된 상호연결기판, 여기서, 상기 상호연결기판의 상·하부면에는 전도성 트레이스층이 위치되고, 상기 상호연결기판의 하부면에 위치된 상기 전도성 트레이스층의 표면 상에는 열로 배열된 다수개의 전기적 접점들이 형성된다; 상기 상호연결기판의 상부면에 부착되며, 그의 중심부에 캐버티가 구비된 1층 이상의 금속층으로 이루어진 제 1 금속 열전도체; 상기 금속 열전도체의 캐버티 중심에 위치되며, 상기 상호연결기판의 전도성 트레이스층들과 전기적으로 연결되는 집적회로 칩; 및 상기 제 1 금속 연전도체 및 상기 집적회로 칩의 후면에 부착되는 제 2 금속 열전도체를 포함하는 것을 특징으로 하는 본 발명에 따른 열방출 능력이 향상된 박막BGA 패키지에 의하여 달성된다.In addition, the above object is a structure in which the conductive trace layer and the insulating layer are alternately stacked, and an interconnect substrate having a cavity at the center thereof, wherein the conductive trace layer is positioned on the upper and lower surfaces of the interconnect substrate. A plurality of electrical contacts arranged in a row are formed on the surface of the conductive trace layer located on the bottom surface of the interconnect substrate; A first metal thermal conductor attached to an upper surface of the interconnect substrate, the first metal thermal conductor comprising at least one metal layer having a cavity at its center; An integrated circuit chip positioned in the cavity center of the metal thermal conductor and electrically connected to the conductive trace layers of the interconnection substrate; And a second metal heat conductor attached to the first metal conductor and a second metal heat conductor attached to the rear surface of the integrated circuit chip.
본 발명에 따르면, 박막의 히트 싱크를 상호연결기판과 부착시키며, 각각에 구비된 캐버티내에 집적회로 칩을 위치시킴으로써, 패키지의 전체적인 두께 및 무게를 감소시킬 수 있다.According to the present invention, by attaching a thin film heat sink to an interconnecting substrate, and placing an integrated circuit chip in a cavity provided in each, it is possible to reduce the overall thickness and weight of the package.
[실시예]EXAMPLE
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
도 3은 본 발명의 제 1 실시예에 따른 열방출 능력이 향상된 박막 BGA 패키지를 설명하기 위한 도면으로서, 상호연결기판(50)은 1층 이상의 전도성 트레이스층(31)들과 1층 이상의 절연층(32)들이 번갈아 적층되어 있고, 그 중심 부분에 소정 크기의 캐버티를 갖으며, 상호연결기판(50)의 상·하부 표면에는 전도성 트레이스층(31)이 배치되고, 그들 사이에 절연층(32)이 개재된다. 또한, 상호연결기판(50) 하부 표면의 전도성 트레이스층(31) 상에는 패키지(100)를 마더 보드(Mother Board) 상에 구비된 외부단자(도시되지 않음)와 전기적으로 접속시키기 위한 열로 배열된 다수개의 전기 접점, 즉, 솔더 볼(34)들의 전기적으로 접속되며, 이러한 솔더 볼(34)들은 상기 전도성 트레이스층(31)상에 일정 간격으로 이격되어 띠 형태로 형성된 솔더 마스크(33)들 사이에 상기 전도성 트레이스층(31) 부분에 형성된다.3 is a view illustrating a thin film BGA package having improved heat dissipation capability according to a first embodiment of the present invention, wherein the interconnection substrate 50 includes one or more conductive trace layers 31 and one or more insulating layers. (32) are alternately stacked, and having a cavity of a predetermined size in the center portion thereof, conductive trace layer 31 is disposed on the upper and lower surfaces of the interconnection substrate 50, and an insulating layer (between them) 32). In addition, on the conductive trace layer 31 on the lower surface of the interconnecting substrate 50, a plurality of rows arranged in a row for electrically connecting the package 100 to an external terminal (not shown) provided on the mother board. Electrical contacts, ie, electrically connected of the solder balls 34, between the solder masks 33 formed in the form of bands spaced apart at regular intervals on the conductive trace layer 31. A portion of the conductive trace layer 31 is formed.
또한, 상호연결기판(50) 상부 표면의 전도성 트레이스층(31)에는 패키지(100)의 열방출 능력을 향상시키기 위한 구리(copper), 알루미늄(aluminum) 및 은(silver) 중에서 하나의 금속으로 이루어진 1층 이상의 금속 열전도체, 즉, 히트 싱크(35)가 접착제(38) 또는 양면접착테이프에 의해 부착되고, 이러한 히트 싱크(35)는 패키지(100)의 전체적인 두께를 감안하여 포일(Foil) 또는 핀 형태로 부착되며, 그의 중심 부분에 상호연결기판(50)의 캐버티와 동일한 크기의 캐버티가 구비된다.In addition, the conductive trace layer 31 on the upper surface of the interconnect substrate 50 is made of one metal of copper, aluminum and silver to improve the heat dissipation capability of the package 100. One or more layers of metal thermal conductors, i.e., heat sinks 35, are attached by adhesive 38 or double-sided adhesive tape, the heat sinks 35 being foil or foil in consideration of the overall thickness of the package 100; Attached in the form of a pin, a cavity of the same size as the cavity of the interconnection substrate 50 is provided at the center portion thereof.
도 4는 본 발명의 실시예에 따른 히트 싱크를 설명하기 위한 도면으로서, 히트 싱크(35)은 그의 중심 부분에 정사각형 및 직사각형 등의 형태를 갖는 캐버티(36)가 구비되며, 캐버티(36)의 각 모서리 부분에는 직각을 만들기 어려운 가공 기술상의 문제점을 해결하기 위하여 정사각형, 직사각형 또는 원형 등의 귀(37) 형태가 구비된다.4 is a view for explaining a heat sink according to an embodiment of the present invention, the heat sink 35 is provided with a cavity 36 having a shape such as square and rectangular in the center portion thereof, the cavity 36 Each corner portion of) is provided with an ear 37 shape, such as square, rectangular, or circular, in order to solve a problem in processing technology difficult to make a right angle.
계속해서, 도 3에 도시된 바와 같이, 히트 싱크(35)에 구비된 캐버티(36)의 중심 부분에는 다수개의 본드 패드(41)가 구비된 집적회로 칩(40)이 위치되며, 본드 패드(41)와 상호연결기판(50)의 전도성 트레이스층(31)들을 금속 와이어(39)에 의해 전기적으로 연결되고, 상기 집적회로 칩(40)이 위치된 캐버티(36) 및 금속 와이어(39)에 의해 집적회로 칩(40)과 전기적으로 연결된 상호연결기판(50) 부분은 에폭시 수지(42)로 충전된다.Subsequently, as shown in FIG. 3, an integrated circuit chip 40 having a plurality of bond pads 41 is positioned at a center portion of the cavity 36 provided in the heat sink 35. Cavity 36 and metal wire 39 in which the conductive trace layers 31 of the interconnecting substrate 50 are electrically connected by means of a metal wire 39 and the integrated circuit chip 40 is located. The portion of the interconnection substrate 50 electrically connected to the integrated circuit chip 40 is filled with epoxy resin 42.
도 5는 본 발명의 실시예에 따른 지그(ZIG)를 설명하기 위한 도면으로서, 도시된 바와 같이, 집적회로 칩을 고정시키기 위한 지그(ZIG)인 히터 블록(Heater Block : 61)의 소정 부분에는 진공 홀(62)이 구비되며, 히터 블록(61) 상에 상호연결기판(50)을 배치시킬 때, 상호연결기판(50)을 그의 후면에 부착된 히트 싱크(35)의 캐버티(36)를 통하여 진공 홀(62)이 노출되도록 배치시킨다.FIG. 5 is a view for explaining a jig (ZIG) according to an embodiment of the present invention. As shown, a predetermined portion of a heater block 61, which is a jig ZIG for fixing an integrated circuit chip, is illustrated in FIG. The cavity 36 of the heat sink 35 is provided with a vacuum hole 62 and attaches the interconnect substrate 50 to its rear side when arranging the interconnect substrate 50 on the heater block 61. The vacuum hole 62 is disposed to expose the through hole.
한편, 도시되지는 않았지만, 칩 절단 공정을 통해 절단된 개별 집적회로 칩이 노출된 진공 홀 상에 로딩되고, 히터 블록에 구비된 진공장치가 구동되어 집적회로 칩이 고정된다. 고정된 집적회로 칩은 그의 본드 패드들과 상호연결기판의 전도성 트레이스층들이 금속 와이어에 의해 전기적으로 연결되고, 이후, 집적회로 칩 및 이에 인접된 상호연결기판의 일부분은 에폭시 수지로 충전된다.Although not shown, the individual integrated circuit chips cut through the chip cutting process are loaded on the exposed vacuum hole, and the vacuum device provided in the heater block is driven to fix the integrated circuit chips. The fixed integrated circuit chip has its bond pads and conductive trace layers of the interconnect substrate electrically connected by a metal wire, and then the integrated circuit chip and a portion of the interconnect substrate adjacent thereto are filled with epoxy resin.
상기와 같은 구조를 갖는 열방출 능력이 향상된 박막 BGA 패키지는 다음과 같은 장점을 갖는다.The thin film BGA package having improved heat dissipation capability having the above structure has the following advantages.
첫째, 통상의 와이어 본딩 공정은 집적회로 칩을 고정시키기 위하여 기판상에 집적회로 칩을 부착시킨 후에 와이어 공정을 실시하지만, 본 발명에 경우에는 히터 블록을 이용하여 집적회로 칩을 고정시키기 때문에 기판 상에 집적회로 칩을 부착시키는 다이 접착 공정을 실시할 필요가 없다.First, in the conventional wire bonding process, the wire process is performed after attaching the integrated circuit chip on the substrate to fix the integrated circuit chip. However, in the present invention, the integrated circuit chip is fixed by using a heater block. There is no need to carry out a die bonding process for attaching the integrated circuit chip to the substrate.
둘째, 종래 집적회로 칩의 표면을 외부로부터 보호하기 위하여 일정한 형태의 금형 틀을 필요로 하는 몰딩 공정에 비해 본 발명에서는 집적회로 칩이 배치된 캐버티 내부를 에폭시수지로 충전시키기 때문에 몰딩 공정에 비해 손쉽게 집적회로 칩의 표면으리 외부로부터 보호시킬 수 있다.Second, compared to the molding process in the present invention, since the inside of the cavity in which the integrated circuit chip is disposed is filled with epoxy resin, compared to a molding process requiring a mold mold of a certain type to protect the surface of the integrated circuit chip from the outside. The surface of the integrated circuit chip can be easily protected from the outside.
셋째, 통상의 BGA 패키지는 스트립 단위로 제조되는 반하여 본 발명은 유닛트 단위로 제조되기 때무에 스트립 단위의 패키지를 유닛트 단위로 절단하기 위한 싱귤레이션(Singulation)공정이 생략되며, 이에 따라, 공정 스텝을 줄일 수 있다.Third, the conventional BGA package is manufactured in units of strips, whereas the present invention omits a singulation process for cutting the package in units of strips, since the unit is manufactured in units of units. Can be reduced.
넷째, 집적회로 칩은 그의 하부면이 패키지의 외부로 노출되기 때문에 상기 집적회로 칩의 구동시에 그의 내부로부터 발생된 열을 신속하게 방출해 낼 수 있으며, 이에 따라, 패키지의 신뢰성이 향상되며, 또한, 히트 싱크의 하부면을 패키지의 외부로 노출시켜 열방출 능력을 극대화시킴은 물론 히트 싱크를 접지면(ground plane)으로 사용함으써, 패키지의 전기적 특성을 향상시킬 수 있다.Fourth, since the integrated circuit chip is exposed to the outside of the package, the integrated circuit chip can quickly dissipate heat generated from the inside thereof when the integrated circuit chip is driven, thereby improving the reliability of the package. In addition, the bottom surface of the heat sink may be exposed to the outside of the package to maximize heat dissipation ability, and the heat sink may be used as a ground plane to improve electrical characteristics of the package.
다섯째, 히트 싱크를 박막으로 부착시킴은 물론 그의 캐버티 부분에 집적회로 칩을 위치시키기 때문에 종래 약 2.1㎜ 정도의 두께를 갖는 슈퍼 BGA 패키지에 비해 절반 정도인 약 1.0㎜ 정도의 두께를 갖는 BGA 패키지를 제조할 수 있다.Fifth, the BGA package has a thickness of about 1.0 mm, which is about half that of a conventional super BGA package having a thickness of about 2.1 mm, as well as attaching a heat sink in a thin film and placing an integrated circuit chip in a cavity thereof. Can be prepared.
여섯째, 히트 싱크를 박막으로 부착시킴은 물론 그의 내부에 캐버티를 구비함으로써, 패키지의 전체적인 무게를 감소시킬 수 있다.Sixth, by attaching the heat sink in a thin film as well as having a cavity therein, the overall weight of the package can be reduced.
도 6은 본 발명의 제 2 실시예에 따른 열방출 능력이 향상된 박막 BGA 패키지를 설명하기 위한 도면으로서, 전술된 제 1 실시예와 같은 구조를 갖는 4의 제 1 히트 싱크(70) 및 집적회로 칩(71)의 후면에 약 4mil 정도의 두께를 갖는 포일(Foil) 또는 핀 형태의 제 2 히트 싱크(73)가 접착제(72) 또는 양면접착테이프에 의해 부착된다. 이에 따라, 집적회로 칩(71)의 후면은 패키지(200)의 외부로 노출되지 않으며, 상기 집적회로 칩(71)의 후면에 부착된 제 2 히트 싱크(73)를 통하여 집적회로 칩(71)에서 발생된 열이 패키지(200)의 외부로 방출된다.FIG. 6 is a view for explaining a thin film BGA package having improved heat dissipation capability according to a second embodiment of the present invention. The first heat sink 70 and the integrated circuit of the fourth structure having the same structure as the first embodiment described above are illustrated in FIG. A second heat sink 73 in the form of a foil or fin having a thickness of about 4 mils is attached to the rear surface of the chip 71 by an adhesive 72 or a double-sided adhesive tape. Accordingly, the rear surface of the integrated circuit chip 71 is not exposed to the outside of the package 200, and the integrated circuit chip 71 is formed through the second heat sink 73 attached to the rear surface of the integrated circuit chip 71. Heat generated in the is discharged to the outside of the package 200.
한편, 상기에서 패키지(200)의 후면에 부착된 제 2 히트 싱크(73)는 포일 또는 핀 형태로 부착되기 때문에 패키지의 전체적인 두께는 크게 증가되지 않으며, 집적회로 칩(71)에서 발생된 열이 제 2 히트 싱크(73)에 의해 패키지 외부로 방출되기 때문에 패키지의 열방출 특성이 더욱 향상된다.Meanwhile, since the second heat sink 73 attached to the rear surface of the package 200 is attached in the form of a foil or a fin, the overall thickness of the package is not greatly increased, and heat generated from the integrated circuit chip 71 is reduced. Since the heat is released to the outside of the package by the second heat sink 73, the heat dissipation characteristic of the package is further improved.
도 7은 본 발명의 제 3 실시예에 따른 열방출 능력이 향상된 박막 BGA 패키지를 설명하기 위한 도면으로서, 전술된 본 발명의 제 2 실시예에서와 같이, 제 1 히트 싱크(80) 및 집적회로 칩(81)의 후면에 약 10mil 정도의 두께를 갖는 포일 형태의 제 2 히트 싱크(83)가 부착되며, 여기서, 제 1 히트 싱크(80)와 제 2 히트 싱크(83)는 접착제(82) 또는 양면접착테이프에 의해 부착되며, 집적회로 칩(81)과 제 2 히트 싱크(83)는 직접 접합된다. 이때, 제 2 히트 싱크(83)와 집적회로 칩(81)이 직접 접합됨으로써 열방출 능력이 더욱 향상된다.FIG. 7 is a view illustrating a thin film BGA package having improved heat dissipation capability according to a third embodiment of the present invention. As shown in the second embodiment of the present invention, the first heat sink 80 and the integrated circuit are illustrated in FIG. A second heat sink 83 in the form of a foil having a thickness of about 10 mils is attached to the rear surface of the chip 81, wherein the first heat sink 80 and the second heat sink 83 are attached to the adhesive 82. Or by a double-sided adhesive tape, the integrated circuit chip 81 and the second heat sink 83 are directly bonded. At this time, the heat dissipation capability is further improved by directly bonding the second heat sink 83 and the integrated circuit chip 81.
한편, 도시된 바와 같이, 제 2 히트 싱크(83)의 중심부에는 집적회로 칩(81)을 고정시키기 위한 홀(84)이 구비되며, 이에 따라, 패키지의 제조 공정시, 집적회로 칩을 고정시키기 위한 히터 블록이 필요치 않다. 따라서, 상호연결기판(85)의 상면에 제 1 히트 싱크(80)를 부착시킨 후, 캐버티를 포함한 제 1 히트 싱크(80)의 후면 전체에 접착제를 사용하여 제 2 히트 싱크를 부착시킨다. 그런 다음, 제 2 히트 싱크(83)의 홀(84) 부분에 집적회로 칩(81)을 로딩시키고, 제 2 히트 싱크(83)에 구비된 홀(84)를 통하여 집적회로 칩(81)을 고정시켜 와이어 본딩 공정을 실시한다.On the other hand, as shown, the center of the second heat sink 83 is provided with a hole 84 for fixing the integrated circuit chip 81, accordingly, during the manufacturing process of the package, to secure the integrated circuit chip No heater block is needed. Thus, after attaching the first heat sink 80 to the top surface of the interconnect substrate 85, the second heat sink is attached to the entire rear surface of the first heat sink 80 including the cavity using an adhesive. Then, the integrated circuit chip 81 is loaded in the hole 84 of the second heat sink 83, and the integrated circuit chip 81 is disposed through the hole 84 provided in the second heat sink 83. It is fixed and a wire bonding process is performed.
이상에서와 같이, 본 발명의 열적 능력이 향상된 BGA 패키지는 히트 싱크를 포일 형태로 장착시킴으로써 패키지의 열방출 능력을 향상시킬 수 있으며, 약 1.0㎜ 정도의 두께를 갖는 패키지로 제작할 수 있다. 또한, 다이 접착 공정, 몰딩 공정 및 싱귤레이션 공정을 제거함으로써 공정을 단순화시킬 수 있고, 이에 따라, 패키지의 제조 비용 및 제조 완료된 패키지의 단가를 절감할 수 있다.As described above, the thermally enhanced BGA package of the present invention can improve the heat dissipation capability of the package by mounting a heat sink in the form of a foil, and can be manufactured as a package having a thickness of about 1.0 mm. In addition, the process can be simplified by eliminating the die attach process, the molding process and the singulation process, thereby reducing the manufacturing cost of the package and the unit cost of the finished package.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것을 이해할 수 있다.Meanwhile, although specific embodiments of the present invention have been described and illustrated, modifications and variations can be made by those skilled in the art. Accordingly, it will be understood that the following claims include all modifications and variations as long as they fall within the true spirit and scope of the present invention.
Claims (26)
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000073182A (en) * | 1999-05-07 | 2000-12-05 | 마이클 디. 오브라이언 | semi-conductor package and manufacturing method thereof |
| KR20010018944A (en) * | 1999-08-24 | 2001-03-15 | 마이클 디. 오브라이언 | Semiconductor package |
| KR100508733B1 (en) * | 2000-09-04 | 2005-08-18 | 앰코 테크놀로지 코리아 주식회사 | Semiconductor package and method for manufacturing the same |
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Payment date: 20130603 Year of fee payment: 15 |
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