KR20030055806A - Voltage detection circuit for semiconductor device - Google Patents

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Abstract

PURPOSE: A voltage detection circuit of a semiconductor device is provided to detect the constant voltage by controlling the current flowing into the sensing node according to the temperature so as to control the operation of the pull-up transistor. CONSTITUTION: A voltage detection circuit of a semiconductor device includes a bias voltage generation block(20), a pull-up transistor(P1), a pull-down transistor(N1) and a charge pumping circuit(10). In the voltage detection circuit of the semiconductor device, the bias voltage generation block(20) generates the bias voltage in response to the change of the temperature and the pull-up transistor(P1) controls the amount of the power voltage supplied to the sensing node in response to the size of the bias voltage. The pull-down transistor(N1) emits the voltage of the sensing node to the ground voltage by the control signal. And, the charge pumping circuit(10) drives with the output signal by buffering the voltage of the sensing node.

Description

반도체 장치의 전압 검출 회로{VOLTAGE DETECTION CIRCUIT FOR SEMICONDUCTOR DEVICE}Voltage detection circuit of semiconductor device {VOLTAGE DETECTION CIRCUIT FOR SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치의 전압 검출회로에 관한 것으로, 특히 온도의 변화에도 항상 일정한 전압 검출신호를 발생하는 전압 검출회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a voltage detection circuit of a semiconductor device, and more particularly to a voltage detection circuit that generates a constant voltage detection signal even with a change in temperature.

도 1은 종래 기술에 따른 반도체 장치의 전압 검출회로를 나타낸 회로도이다. 상기 전압 검출회로는 풀업 트랜지스터(P1)와 풀다운 트랜지스터(N1), 그리고 3개의 인버터(IV1∼IV3)로 구성되며, 전하 펌핑 회로부(10)로 출력 신호(out)를 출력한다.1 is a circuit diagram illustrating a voltage detection circuit of a semiconductor device according to the prior art. The voltage detection circuit includes a pull-up transistor P1, a pull-down transistor N1, and three inverters IV1 to IV3, and outputs an output signal out to the charge pumping circuit unit 10.

상기 풀업 트랜지스터(P1)는 게이트가 접지 전압(Vss)에 접속되어 있어 전원전압(Vcc)을 노드(Nd1)로 항상 공급한다. 상기 풀다운 트랜지스터(N1)는 게이트로 인가되는 센싱 전압(SEN)에 의해 상기 노드(Nd1)의 전압을 접지 전압(Vss)으로 방출한다. 그리고, 상기 인버터(IV1∼IV3)는 상기 노드(Nd1)와 출력 단자(out) 사이에 직렬로 접속되어 있다.The pull-up transistor P1 has a gate connected to the ground voltage Vss so that the power supply voltage Vcc is always supplied to the node Nd1. The pull-down transistor N1 emits the voltage of the node Nd1 to the ground voltage Vss by the sensing voltage SEN applied to the gate. The inverters IV1 to IV3 are connected in series between the node Nd1 and the output terminal out.

상기 구성을 갖는 종래의 전압 검출회로의 동작은 다음과 같다.The operation of the conventional voltage detection circuit having the above configuration is as follows.

먼저, 동작 초기에 센싱 전압(SEN)이 충분한 값을 가지지 못할 때에는 상기 풀다운 트랜지스터(N1)를 통해 상당히 작은 전류가 접지 전압(Vss)으로 흐르게 된다. 그러므로, 센싱 노드(SN)의 전압은 다음단의 출력 인버터(IV1)의 로직 문턱전압보다 큰 값을 갖게 되어 '하이' 상태가 된다. 따라서 전압 검출회로의 출력 신호(out)는 '로우'가 된다.First, when the sensing voltage SEN does not have a sufficient value at the beginning of operation, a significantly small current flows through the pull-down transistor N1 to the ground voltage Vss. Therefore, the voltage of the sensing node SN has a value larger than the logic threshold voltage of the output inverter IV1 of the next stage, thereby becoming a 'high' state. Therefore, the output signal out of the voltage detection circuit becomes 'low'.

상기 전하 펌핑 회로부(10)는 상기 전하 검출회로의 출력 신호(out)가 '로우'일 때 동작하여 전원전압(Vcc)이 목표값에 도달할 때까지 전하를 펌핑하게 된다.The charge pumping circuit unit 10 operates when the output signal out of the charge detection circuit is 'low' to pump the charge until the power supply voltage Vcc reaches a target value.

그 후, 상기 센싱 전압(SEN)이 목표값에 가까워질수록 상기 풀다운 트랜지스터(N1)를 통해 접지 전압(Vss)으로 흐르는 전류는 점점 증가한다. 이때, 상기 센싱 전압(SEN)이 원하는 전압에 도달하면 상기 풀다운 트랜지스터(N1)를 통해 흐르는 전류는 갑자기 증가하게 된다. 따라서 센싱 노드(SN)의 전위는 다음단의 출력 인버터(IV1)의 로직 문턱전압보다 작은 값을 갖게 되어 '로우' 상태가 된다. 그러므로, 전압 검출회로의 출력 신호(out)는 '하이'가 된다.Thereafter, as the sensing voltage SEN approaches the target value, the current flowing through the pull-down transistor N1 to the ground voltage Vss gradually increases. At this time, when the sensing voltage SEN reaches a desired voltage, the current flowing through the pull-down transistor N1 suddenly increases. Therefore, the potential of the sensing node SN has a value smaller than the logic threshold voltage of the output inverter IV1 of the next stage, thereby becoming a 'low' state. Therefore, the output signal out of the voltage detection circuit becomes 'high'.

이때, 상기 전하 펌핑 회로부(10)는 상기 전하 검출회로의 출력 신호(out)가'하이'일 때 펌핑 동작을 멈추게 된다.In this case, the charge pumping circuit unit 10 stops the pumping operation when the output signal (out) of the charge detection circuit is 'high'.

그런데, 상기 구성을 갖는 종래 기술에 따른 반도체 장치의 전압 검출회로는 전원전압(Vcc)의 레벨을 검출하는 풀업 트랜지스터(P1) 및 풀다운 트랜지스터(N1)의 문턱전압값이 고정되어 있어서, 온도의 따라 센싱 전압(SEN)이 변화하면 풀다운 트랜지스터(N1)의 동작도 그에 따라 변화하기 때문에 오동작이 일어날 우려가 있었다. 여기서, 센싱 전압(SEN)의 변화폭은 온도가 증가함에 따라 80ml/100℃ 정도의 변화량을 가지고 있다. 이러한 변화폭은 저전력(Low Power) 제품으로 갈수록 심화되어 불필요한 전력을 소모하게 되는 문제점이 있었다.By the way, in the voltage detection circuit of the semiconductor device according to the prior art having the above structure, the threshold voltage values of the pull-up transistor P1 and the pull-down transistor N1 for detecting the level of the power supply voltage Vcc are fixed, so that the temperature depends on the temperature. When the sensing voltage SEN changes, the operation of the pull-down transistor N1 also changes accordingly, which may cause a malfunction. Here, the change range of the sensing voltage SEN has a change amount of about 80 ml / 100 ° C. as the temperature increases. Such a change has been aggravated toward low power products, causing unnecessary power consumption.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 양의 온도계수를 갖는 바이어스 전압 발생회로의 출력 신호를 이용하여 풀업 트랜지스터의 동작을 제어하도록 하여 온도에 따라 센싱 노드에 흐르는 전류를 조절하므로써, 일정한 전압을 검출할 수 있는 반도체 장치의 전압 검출회로를 제공하는데 있다.Accordingly, an object of the present invention is to solve the above problems, and an object of the present invention is to control the operation of a pull-up transistor by using an output signal of a bias voltage generator circuit having a positive temperature coefficient, thereby flowing to a sensing node according to temperature. The present invention provides a voltage detection circuit of a semiconductor device capable of detecting a constant voltage by adjusting a current.

도 1은 종래 기술에 따른 반도체 장치의 전압 검출 회로도1 is a voltage detection circuit diagram of a semiconductor device according to the prior art.

도 2는 본 발명에 의한 반도체 장치의 전압 검출 회로도2 is a voltage detection circuit diagram of a semiconductor device according to the present invention.

도 3은 도 2에 도시된 바이어스전압 발생 회로도3 is a circuit diagram illustrating a bias voltage generation shown in FIG.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

10 : 전하 펌핑 회로부20 : 바이어스전압 발생 회로부10: charge pumping circuit portion 20: bias voltage generation circuit portion

상기 목적을 달성하기 위한 본 발명에 의한 전압 검출회로는,The voltage detection circuit according to the present invention for achieving the above object,

온도의 변화에 따라 바이어스 전압을 발생하는 바이어스 전압 발생부와,A bias voltage generator for generating a bias voltage in response to a change in temperature;

상기 바이어스 전압의 크기에 따라 센싱 노드로 공급되는 전원 전압의 양을 조절하는 풀업 트랜지스터와,A pull-up transistor configured to adjust an amount of power supply voltage supplied to a sensing node according to the magnitude of the bias voltage;

상기 센싱 노드의 전압을 제어 신호에 의해 접지 전압으로 방출하는 풀다운트랜지스터와,A pull-down transistor for emitting a voltage of the sensing node to a ground voltage by a control signal;

상기 센싱 노드의 전압을 출력 신호로 드라이빙하는 출력 드라이버부를 구비한 것을 특징으로 한다.And an output driver driving the voltage of the sensing node as an output signal.

상기 바이어스 전압 발생부는 양의 온도계수를 갖는 것을 특징으로 한다.The bias voltage generator is characterized by having a positive temperature coefficient.

상기 풀업 트랜지스터는 PMOS 트랜지스터이고, 상기 풀다운 트랜지스터는 NMOS 트랜지스터를 사용하는 것을 특징으로 한다.The pull-up transistor is a PMOS transistor, characterized in that the pull-down transistor using an NMOS transistor.

상기 바이어스 전압 발생부는 음의 온도계수를 갖는 것을 특징으로 한다.The bias voltage generator is characterized by having a negative temperature coefficient.

상기 풀업 트랜지스터는 NMOS 트랜지스터이고, 상기 풀다운 트랜지스터는 NMOS 트랜지스터를 사용하는 것을 특징으로 한다.The pull-up transistor is an NMOS transistor, the pull-down transistor is characterized in that using the NMOS transistor.

상기 출력 드라이버부는 직렬로 연결된 다수개의 인버터로 구성된 것을 특징으로 한다.The output driver is characterized by consisting of a plurality of inverters connected in series.

상기 바이어스 전압 발생부는 각각 커런트 미러 구조를 PMOS 트랜지스트와 NMOS 트랜지스터를 구비하며, 온도에 따라 저항값이 변하는 저항 소자에 의해 출력 전압값이 결정되도록 구성된 것을 특징으로 한다.Each of the bias voltage generators includes a current mirror structure having a PMOS transistor and an NMOS transistor, and is configured such that an output voltage value is determined by a resistance element whose resistance value changes with temperature.

이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.In addition, in all the drawings for demonstrating an embodiment, the thing with the same function uses the same code | symbol, and the repeated description is abbreviate | omitted.

도 2는 본 발명에 의한 반도체 장치의 전압 검출 회로를 나타낸 회로도이다. 상기 전압 검출회로는 풀업 트랜지스터(P1), 풀다운 트랜지스터(N1), 3개의 인버터(IV1∼IV3), 바이어스전압 발생 회로부(20) 및 전하 펌핑 회로부(10)를 구비한다.2 is a circuit diagram showing a voltage detection circuit of a semiconductor device according to the present invention. The voltage detection circuit includes a pull-up transistor P1, a pull-down transistor N1, three inverters IV1 to IV3, a bias voltage generation circuit unit 20, and a charge pumping circuit unit 10.

먼저, 상기 바이어스전압 발생 회로부(20)는 양의 온도계수를 가지는 바이어스 전압을 발생한다. 즉, 온도가 증가되면 바이어스 전압도 비례하여 증가된다.First, the bias voltage generation circuit unit 20 generates a bias voltage having a positive temperature coefficient. That is, as the temperature increases, the bias voltage also increases proportionally.

상기 풀업 트랜지스터(P1)는 전원 전압(Vcc)과 센싱 노드(SN) 사이에 접속되며 바이어스전압 발생 회로부(20)의 출력 신호를 게이트로 수신한다. 그러므로, 상기 풀업 트랜지스터(P1)는 상기 바이어스전압 발생 회로부(20)의 출력 신호의 크기에 의해 전원 전압(Vcc)을 상기 센싱 노드(SN)로 공급한다.The pull-up transistor P1 is connected between the power supply voltage Vcc and the sensing node SN and receives an output signal of the bias voltage generation circuit unit 20 as a gate. Therefore, the pull-up transistor P1 supplies the power supply voltage Vcc to the sensing node SN by the magnitude of the output signal of the bias voltage generation circuit unit 20.

상기 풀다운 트랜지스터(N1)는 상기 센싱 노드(SN)와 접지 전압(Vss) 사이에 접속되며 센싱 전압(SEN)을 게이트로 수신한다. 그러므로, 상기 풀다운 트랜지스터(N1)는 상기 센싱 전압(SEN)의 크기에 따라 상기 센싱 노드(SN)의 전압을 접지 전압(Vss)으로 방출한다.The pull-down transistor N1 is connected between the sensing node SN and the ground voltage Vss and receives the sensing voltage SEN as a gate. Therefore, the pull-down transistor N1 emits the voltage of the sensing node SN to the ground voltage Vss according to the magnitude of the sensing voltage SEN.

한편, 상기 풀다운 트랜지스터(N1)는 센싱전압(SEN)의 논리 또는 전하펌핑회로부(10)의 인에이블 논리를 고려하여 PMOS 트랜지스터로 구현할 수도 있다.The pull-down transistor N1 may be implemented as a PMOS transistor in consideration of the logic of the sensing voltage SEN or the enable logic of the charge pumping circuit unit 10.

그리고, 상기 인버터(IV1∼IV3)는 상기 센싱 노드(SN)와 출력 단자(out) 사이에 직렬로 접속된다. 따라서, 상기 인버터(IV1∼IV3)는 상기 센싱 노드(SN)의 신호를 수신하여 반전된 신호를 출력 단자(out)로 출력한다.The inverters IV1 to IV3 are connected in series between the sensing node SN and the output terminal out. Accordingly, the inverters IV1 to IV3 receive the signal of the sensing node SN and output the inverted signal to the output terminal out.

상기 전하 펌핑 회로부(10)는 상기 전압 검출회로의 출력 신호(out)를 수신하여, 이 신호(out)가 '로우'이면 전하를 펌핑하는 동작을 하고 '하이'이면 전하 펌핑 동작을 멈춘다.The charge pumping circuit unit 10 receives an output signal out of the voltage detection circuit, and when the signal out is 'low', pumps the charge and stops the charge pumping operation when the signal is 'high'.

상기 구성을 갖는 전압 검출회로의 동작은 다음과 같다.The operation of the voltage detection circuit having the above configuration is as follows.

먼저, 동작 초기에 센싱 전압(SEN)이 충분한 값을 가지지 못할 때에는 상기 풀다운 트랜지스터(N1)를 통해 상당히 작은 전류가 접지 전압(Vss)으로 흐르게 된다. 그러므로, 센싱 노드(SN)의 전압은 상기 풀업 트랜지스터(P1)를 통해 공급된 전원 전압(Vcc)에 의해 다음단의 출력 인버터(IV1)의 로직 문턱전압보다 큰 값을 갖게 되어 '하이' 상태가 된다. 따라서 전압 검출회로의 출력 신호(out)는 '로우'가 된다.First, when the sensing voltage SEN does not have a sufficient value at the beginning of operation, a significantly small current flows through the pull-down transistor N1 to the ground voltage Vss. Therefore, the voltage of the sensing node SN has a value larger than the logic threshold voltage of the output inverter IV1 of the next stage by the power supply voltage Vcc supplied through the pull-up transistor P1. do. Therefore, the output signal out of the voltage detection circuit becomes 'low'.

이때, 상기 전하 펌핑 회로부(10)는 상기 전하 검출회로의 출력 신호(out)가 '로우'일 때 동작하여 전원전압(Vcc)이 목표값에 도달할 때까지 전하를 펌핑하게 된다.In this case, the charge pumping circuit unit 10 operates when the output signal out of the charge detection circuit is 'low' to pump the charge until the power supply voltage Vcc reaches a target value.

그 후, 상기 센싱 전압(SEN)이 목표값에 가까워질수록 상기 풀다운 트랜지스터(N1)를 통해 접지 전압(Vss)으로 흐르는 전류는 점점 증가한다. 이때, 상기 센싱 전압(SEN)이 원하는 전압에 도달하면 상기 풀다운 트랜지스터(N1)를 통해 흐르는 전류는 갑자기 증가하게 된다. 따라서 센싱 노드(SN)의 전위는 다음단의 출력 인버터(IV1)의 로직 문턱전압보다 작은 값을 갖게 되어 '로우' 상태가 된다. 그러므로, 전압 검출회로의 출력 신호(out)는 '하이'가 된다.Thereafter, as the sensing voltage SEN approaches the target value, the current flowing through the pull-down transistor N1 to the ground voltage Vss gradually increases. At this time, when the sensing voltage SEN reaches a desired voltage, the current flowing through the pull-down transistor N1 suddenly increases. Therefore, the potential of the sensing node SN has a value smaller than the logic threshold voltage of the output inverter IV1 of the next stage, thereby becoming a 'low' state. Therefore, the output signal out of the voltage detection circuit becomes 'high'.

이때, 상기 전하 펌핑 회로부(10)는 상기 전하 검출회로의 출력 신호(out)가 '하이'일 때 펌핑 동작을 멈추게 된다.In this case, the charge pumping circuit unit 10 stops the pumping operation when the output signal (out) of the charge detection circuit is 'high'.

이때, 상기 센싱 노드(SN)에서 검출되는 전압의 값은 상기 풀업 트랜지스터(P1)와 풀다운 트랜지스터(N1)의 β1/β2의 비와 다음단의 인버터(IV1)의 로직 문턱전압에 의해 결정된다. 이때, 인버터(IV1)의 로직 문턱전압의 값은일정하게 공정되어 있다.In this case, the value of the voltage detected by the sensing node SN is determined by the ratio of β1 / β2 of the pull-up transistor P1 and the pull-down transistor N1 and the logic threshold voltage of the inverter IV1 of the next stage. At this time, the value of the logic threshold voltage of the inverter IV1 is uniformly processed.

상기 구성에서, 상기 바이어스전압 발생 회로부(20)가 구비되지 않은 전압 검출회로의 경우, 주변 온도가 증가되면 상기 풀업 트랜지스터(P1)를 통해 상기 센싱 노드(SN)로 공급되는 전류도 증가하게 된다. 따라서, '로우' 전압을 가져야 될 상기 센싱 노드(SN)의 전압이 '하이' 전압으로 바뀌게 되어 오동작을 하게 된다.In the above configuration, in the case of the voltage detection circuit without the bias voltage generation circuit unit 20, when the ambient temperature is increased, the current supplied to the sensing node SN through the pull-up transistor P1 also increases. Therefore, the voltage of the sensing node SN, which should have a 'low' voltage, is changed to a 'high' voltage, thereby causing a malfunction.

따라서, 본 발명에서는 바이어스전압 발생 회로를 이용하여 온도가 변화게 되더라도 일정한 전압 검출신호를 발생할 수 있도록 하였다.Therefore, in the present invention, a constant voltage detection signal can be generated even when the temperature is changed by using the bias voltage generation circuit.

상기 바이어스전압 발생 회로부(20)는 온도가 증가할 경우 바이어스 전압도 증가한다. 따라서, 온도가 증가할 경우 상기 풀업 트랜지스터(P1)의 구동 능력이 상기 풀다운 트랜지스터(N1)의 구동 능력보다 작아진다. 그러므로, 인버터(IV1)의 문턱 전압이 고정되어 있기 때문에 상기 센싱 노드(SN)에 흐르는 전류의 양은 풀업 트랜지스터(P1)에 의해 결정된다. 즉, 풀다운 트랜지스터(N1)는 온도가 증가할 경우 센싱 노드(SN)에 흐르는 전류의 량에 영향을 미치지 않으므로 전압 검출 레벨에 영향을 주지 않는다.The bias voltage generator circuit 20 also increases the bias voltage when the temperature increases. Therefore, when the temperature increases, the driving capability of the pull-up transistor P1 becomes smaller than that of the pull-down transistor N1. Therefore, since the threshold voltage of the inverter IV1 is fixed, the amount of current flowing through the sensing node SN is determined by the pull-up transistor P1. That is, the pull-down transistor N1 does not affect the voltage detection level because the temperature of the pull-down transistor N1 does not affect the amount of current flowing through the sensing node SN.

따라서, 바이어스 전압의 증가율을 조정하면 온도변화에 관계없이 일정한 값의 전압을 검출할 수 있다.Therefore, by adjusting the increase rate of the bias voltage, it is possible to detect a voltage of a constant value regardless of the temperature change.

도 3은 도 2에 도시된 바이어스전압 발생 회로부(20)의 회로도이다.FIG. 3 is a circuit diagram of the bias voltage generation circuit unit 20 shown in FIG. 2.

상기 바이어스전압 발생 회로부(20)는 PMOS 트랜지스터(P2∼P7), NMOS 트랜지스터(N2∼N4) 및 저항(R)으로 구성된다.The bias voltage generation circuit unit 20 is composed of PMOS transistors P2 to P7, NMOS transistors N2 to N4, and a resistor R.

상기 PMOS 트랜지스터(P2∼P4)는 커런트 미러 구조를 가지며, 노드(Nd2)의전압에 의해 노드(Nd1)와 상기 노드(Nd2) 및 노드(Nd3)로 전원전압(Vcc)을 일정하게 공급한다.The PMOS transistors P2 to P4 have a current mirror structure, and the power supply voltage Vcc is constantly supplied to the node Nd1, the node Nd2, and the node Nd3 by the voltage of the node Nd2.

그리고, 상기 PMOS 트랜지스터(P5∼P7)는 커런트 미러 구조를 가지며, 노드(Nd5)의 전압에 의해 노드(Nd4)와 상기 노드(Nd5) 및 출력 노드(Nd6)로 상기 노드(Nd1)와 상기 노드(Nd2) 및 상기 노드(Nd3)로 전송된 상기 전원전압(Vcc)을 각각 공급한다.The PMOS transistors P5 to P7 have a current mirror structure, and the node Nd1 and the node are connected to the node Nd4, the node Nd5, and the output node Nd6 by the voltage of the node Nd5. The power supply voltage Vcc transmitted to the node Nd2 and the node Nd3 is supplied.

그리고, 상기 NMOS 트랜지스터(N2)(N3)는 커런트 미러 구조를 가지며, 노드(Nd4)의 전압에 의해 상기 노드(Nd4)와 상기 노드(Nd5)의 전압을 접지 전압(Vss)으로 각각 방출한다. 여기서, 상기 NMOS 트랜지스터(N3)의 일측 단자와 접지 전압(Vss) 사이에는 저항(R)이 접속된다.The NMOS transistors N2 and N3 have a current mirror structure and emit the voltages of the node Nd4 and the node Nd5 to the ground voltage Vss by the voltage of the node Nd4. Here, a resistor R is connected between one terminal of the NMOS transistor N3 and the ground voltage Vss.

또한, 상기 PMOS 트랜지스터(P7)는 상기 노드(Nd5)의 전압에 의해 상기 노드(Nd3)의 전압을 상기 출력 노드(Nd6)로 전송한다.In addition, the PMOS transistor P7 transfers the voltage of the node Nd3 to the output node Nd6 by the voltage of the node Nd5.

마지막으로, 상기 NMOS 트랜지스터(N4)는 상기 출력 노드(Nd6)의 전압에 의해 상기 출력 노드(Nd6)의 전압을 접지 전압(Vss)으로 방출한다.Finally, the NMOS transistor N4 emits the voltage of the output node Nd6 to the ground voltage Vss by the voltage of the output node Nd6.

여기서, 상기 저항(R)은 온도에 따라 저항값이 변하는 소자이다. 즉, 상기 저항(R)은 온도가 증가하면 저항값이 떨어지고, 온도가 감소하면 저항값은 올라간다.Here, the resistor R is a device whose resistance value changes with temperature. That is, the resistance R decreases as the temperature increases, and as the temperature decreases, the resistance increases.

따라서, 상기 바이어스전압 발생 회로부(20)는 온도가 증가할 때 출력되는 바이어스 전압(A)은 증가하고, 온도가 감소할 때 출력되는 바이어스 전압(A)은 감소된다.Accordingly, the bias voltage generating circuit unit 20 increases the bias voltage A output when the temperature increases, and decreases the bias voltage A output when the temperature decreases.

이상에서 설명한 바와 같이, 본 발명의 전압레벨 검출회로는 양의 온도계수를 갖는 바이어스 전압 발생회로의 출력 신호를 이용하여 풀업 트랜지스터의 동작을 제어하도록 하여 온도에 따라 센싱 노드에 흐르는 전류를 조절하므로써, 일정한 전압을 검출할 수 있다.As described above, the voltage level detecting circuit of the present invention controls the operation of the pull-up transistor by using the output signal of the bias voltage generating circuit having a positive temperature coefficient, thereby adjusting the current flowing to the sensing node according to the temperature. Constant voltage can be detected.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to various modifications, changes, additions, etc. within the spirit and scope of the present invention, these modifications and changes should be seen as belonging to the following claims. something to do.

Claims (7)

반도체 장치의 전압 검출 회로에 있어서,In the voltage detection circuit of a semiconductor device, 온도의 변화에 따라 바이어스 전압을 발생하는 바이어스 전압 발생부와,A bias voltage generator for generating a bias voltage in response to a change in temperature; 상기 바이어스 전압의 크기에 따라 센싱 노드로 공급되는 전원 전압의 양을 조절하는 풀업 트랜지스터와,A pull-up transistor configured to adjust an amount of power supply voltage supplied to a sensing node according to the magnitude of the bias voltage; 상기 센싱 노드의 전압을 제어 신호에 의해 접지 전압으로 방출하는 풀다운 트랜지스터와,A pull-down transistor for emitting a voltage of the sensing node to a ground voltage by a control signal; 상기 센싱 노드의 전압을 완충하여 출력 신호로 드라이빙하는 출력 드라이버부를 구비한 것을 특징으로 하는 반도체 장치의 전압 검출 회로.And an output driver configured to buffer the voltage of the sensing node to drive an output signal. 제 1 항에 있어서,The method of claim 1, 상기 바이어스 전압 발생부는 양의 온도계수를 갖는 것을 특징으로 하는 반도체 장치의 전압 검출 회로.And the bias voltage generator has a positive temperature coefficient. 제 2 항에 있어서,The method of claim 2, 상기 풀업 트랜지스터는 PMOS 트랜지스터이고,The pull-up transistor is a PMOS transistor, 상기 풀다운 트랜지스터는 NMOS 트랜지스터를 사용하는 것을 특징으로 하는 반도체 장치의 전압 검출 회로.And said pull-down transistor uses an NMOS transistor. 제 1 항에 있어서,The method of claim 1, 상기 바이어스 전압 발생부는 음의 온도계수를 갖는 것을 특징으로 하는 반도체 장치의 전압 검출 회로.And the bias voltage generator has a negative temperature coefficient. 제 4 항에 있어서,The method of claim 4, wherein 상기 풀업 트랜지스터는 NMOS 트랜지스터이고,The pull-up transistor is an NMOS transistor, 상기 풀다운 트랜지스터는 NMOS 트랜지스터를 사용하는 것을 특징으로 하는 반도체 장치의 전압 검출 회로.And said pull-down transistor uses an NMOS transistor. 제 1 항에 있어서,The method of claim 1, 상기 출력 드라이버부는 직렬로 연결된 다수개의 인버터로 구성된 것을 특징으로 하는 반도체 장치의 전압 검출 회로.And the output driver unit comprises a plurality of inverters connected in series. 제 2 항에 있어서,The method of claim 2, 상기 풀업 트랜지스터 및 풀다운 트랜지스터가 각각 PMOS 트랜지스터로 구성됨을 특징으로 하는 반도체 장치의 전압 검출 회로.And the pull-up transistor and the pull-down transistor each comprise a PMOS transistor.
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