KR100500445B1 - Differential output circuit - Google Patents

Differential output circuit Download PDF

Info

Publication number
KR100500445B1
KR100500445B1 KR10-2003-0000151A KR20030000151A KR100500445B1 KR 100500445 B1 KR100500445 B1 KR 100500445B1 KR 20030000151 A KR20030000151 A KR 20030000151A KR 100500445 B1 KR100500445 B1 KR 100500445B1
Authority
KR
South Korea
Prior art keywords
current
voltage
output signal
circuit
differential output
Prior art date
Application number
KR10-2003-0000151A
Other languages
Korean (ko)
Other versions
KR20040062342A (en
Inventor
유재석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2003-0000151A priority Critical patent/KR100500445B1/en
Publication of KR20040062342A publication Critical patent/KR20040062342A/en
Application granted granted Critical
Publication of KR100500445B1 publication Critical patent/KR100500445B1/en

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B01—PHYSICAL OR CHEMICAL PROCESSES OR APPARATUS IN GENERAL
    • B01D—SEPARATION
    • B01D46/00—Filters or filtering processes specially modified for separating dispersed particles from gases or vapours
    • B01D46/0027—Filters or filtering processes specially modified for separating dispersed particles from gases or vapours with additional separating or treating functions
    • B01D46/0036—Filters or filtering processes specially modified for separating dispersed particles from gases or vapours with additional separating or treating functions by adsorption or absorption
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B01—PHYSICAL OR CHEMICAL PROCESSES OR APPARATUS IN GENERAL
    • B01D—SEPARATION
    • B01D46/00—Filters or filtering processes specially modified for separating dispersed particles from gases or vapours
    • B01D46/0039—Filters or filtering processes specially modified for separating dispersed particles from gases or vapours with flow guiding by feed or discharge devices
    • B01D46/0041—Filters or filtering processes specially modified for separating dispersed particles from gases or vapours with flow guiding by feed or discharge devices for feeding
    • B01D46/0045—Filters or filtering processes specially modified for separating dispersed particles from gases or vapours with flow guiding by feed or discharge devices for feeding by using vanes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B01—PHYSICAL OR CHEMICAL PROCESSES OR APPARATUS IN GENERAL
    • B01D—SEPARATION
    • B01D46/00—Filters or filtering processes specially modified for separating dispersed particles from gases or vapours
    • B01D46/0039—Filters or filtering processes specially modified for separating dispersed particles from gases or vapours with flow guiding by feed or discharge devices
    • B01D46/0047—Filters or filtering processes specially modified for separating dispersed particles from gases or vapours with flow guiding by feed or discharge devices for discharging the filtered gas
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B01—PHYSICAL OR CHEMICAL PROCESSES OR APPARATUS IN GENERAL
    • B01D—SEPARATION
    • B01D53/00—Separation of gases or vapours; Recovering vapours of volatile solvents from gases; Chemical or biological purification of waste gases, e.g. engine exhaust gases, smoke, fumes, flue gases, aerosols
    • B01D53/02—Separation of gases or vapours; Recovering vapours of volatile solvents from gases; Chemical or biological purification of waste gases, e.g. engine exhaust gases, smoke, fumes, flue gases, aerosols by adsorption, e.g. preparative gas chromatography
    • B01D53/04—Separation of gases or vapours; Recovering vapours of volatile solvents from gases; Chemical or biological purification of waste gases, e.g. engine exhaust gases, smoke, fumes, flue gases, aerosols by adsorption, e.g. preparative gas chromatography with stationary adsorbents
    • B01D53/0407—Constructional details of adsorbing systems
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B01—PHYSICAL OR CHEMICAL PROCESSES OR APPARATUS IN GENERAL
    • B01J—CHEMICAL OR PHYSICAL PROCESSES, e.g. CATALYSIS OR COLLOID CHEMISTRY; THEIR RELEVANT APPARATUS
    • B01J20/00—Solid sorbent compositions or filter aid compositions; Sorbents for chromatography; Processes for preparing, regenerating or reactivating thereof
    • B01J20/02—Solid sorbent compositions or filter aid compositions; Sorbents for chromatography; Processes for preparing, regenerating or reactivating thereof comprising inorganic material
    • B01J20/20—Solid sorbent compositions or filter aid compositions; Sorbents for chromatography; Processes for preparing, regenerating or reactivating thereof comprising inorganic material comprising free carbon; comprising carbon obtained by carbonising processes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B01—PHYSICAL OR CHEMICAL PROCESSES OR APPARATUS IN GENERAL
    • B01D—SEPARATION
    • B01D39/00—Filtering material for liquid or gaseous fluids
    • B01D39/14—Other self-supporting filtering material ; Other filtering material
    • B01D39/20—Other self-supporting filtering material ; Other filtering material of inorganic material, e.g. asbestos paper, metallic filtering material of non-woven wires
    • B01D39/2055—Carbonaceous material

Abstract

본 발명은 차동 출력 회로를 공개한다. 이 회로는 기준전압과 외부 저항에 바이어스 전류를 곱한 전압을 비교하여 상기 바이어스 전류를 발생하는 바이어스 회로, 바이어스 회로의 바이어스 전류를 미러하여 미러된 전류를 발생하는 전류 미러, 전류 미러의 미러된 전류를 미러한 제1전류를 전류원으로 하고 기준전압과 궤환 전압을 비교하여 출력 신호의 레벨을 변화하는 공통 모드 피드백 회로, 전류 미러의 미러된 전류를 미러한 제2전류를 전류원으로 하고 입력 신호에 응답하여 공통 모드 피드백 회로의 출력 신호의 레벨에 따라 차동 출력 신호의 레벨을 변화하고, 차동 출력 신호의 전압을 분배하여 궤환 전압을 발생하는 구동회로, 및 인에이블 신호에 응답하여 구동회로의 차동 출력 신호를 전송하는 출력 인에이블 회로로 구성되어 있다. 따라서, 차동 출력 신호의 크기 및 오프셋 전압의 변화를 줄일 수 있다.The present invention discloses a differential output circuit. The circuit compares a voltage multiplied by a bias current to a reference voltage and an external resistor to generate a bias circuit, a current mirror generating a mirrored current by mirroring a bias current of a bias circuit, and a mirrored current of a current mirror. A common mode feedback circuit that changes the level of the output signal by comparing the mirrored first current as a current source and changes the level of the output signal, and as a current source a second current that mirrors the mirrored current of the current mirror as a current source. A drive circuit for varying the level of the differential output signal according to the level of the output signal of the common mode feedback circuit and distributing the voltage of the differential output signal to generate a feedback voltage, and a differential output signal of the drive circuit in response to the enable signal It consists of an output enable circuit to transmit. Therefore, it is possible to reduce variations in the magnitude and offset voltage of the differential output signal.

Description

차동 출력 회로{Differential output circuit}Differential output circuit

본 발명은 차동 출력 회로에 관한 것으로, 특히 차동 출력 신호를 발생하는 차동 출력 회로에 관한 것이다.The present invention relates to a differential output circuit, and more particularly to a differential output circuit for generating a differential output signal.

차동 출력 회로는 칩 내부의 높은 스윙 폭을 가진 출력 신호를 낮은 스윙 폭을 가진 차동 출력 신호로 만들어서 칩 외부로 출력한다. 따라서, LVDS(Low Voltage Differential Signaling)인 차동 출력 신호가 칩 외부의 장치로 고속, 저 전압, 저 노이즈 특성을 가지고 전달될 수 있게 된다. The differential output circuit converts an output signal with a high swing width inside the chip into a differential output signal with a low swing width and outputs it out of the chip. Therefore, differential output signals, such as low voltage differential signaling (LVDS), can be delivered to devices outside the chip with high speed, low voltage, and low noise.

도1은 종래의 차동 출력 회로의 일예의 구성을 나타내는 회로도로서, 전류원(10), NMOS트랜지스터들(N1 ~ N4), 인버터(INV1), 및 저항(R1)으로 구성되어 있다.Fig. 1 is a circuit diagram showing an example of a conventional differential output circuit, which is composed of a current source 10, NMOS transistors N1 to N4, an inverter INV1, and a resistor R1.

도1에서, PA1, PA2는 차동 출력 신호들을 발생하는 패드들을 나타내는 것으로, RT는 칩 외부에 연결되는 저항을 나타내는 것이다.In Fig. 1, PA1 and PA2 represent pads for generating differential output signals, and RT represents a resistor connected to the outside of the chip.

도1에 나타낸 회로의 동작을 설명하면 다음과 같다.The operation of the circuit shown in FIG. 1 will now be described.

먼저, 접지전압 레벨의 입력 신호(VIN)가 인가되면, 인버터(INV1)가 접지전압 레벨의 입력 신호(VIN)를 반전하여 전원전압(VCC) 레벨의 신호를 발생한다. 그러면, NMOS트랜지스터들(N1, N4)이 온되어 전류원(10)에 의해서 흐르는 전류(I1)가 NMOS트랜지스터(N1), 패드(PA1), 저항(RT), 패드(PA2), NMOS트랜지스터(N4), 및 저항(R1)을 통하여 흐르게 된다. 따라서, 패드들(PA1, PA2)사이의 전압(VOUT)은 RT ×I1가 된다. 이때, 패드(PA1)의 전압은 패드(PA2)의 전압보다 높다.First, when the input signal VIN of the ground voltage level is applied, the inverter INV1 inverts the input signal VIN of the ground voltage level to generate a signal of the power supply voltage VCC level. Then, the NMOS transistors N1 and N4 are turned on so that the current I1 flowing through the current source 10 passes through the NMOS transistor N1, the pad PA1, the resistor RT, the pad PA2, and the NMOS transistor N4. ) And through the resistor R1. Therefore, the voltage VOUT between the pads PA1 and PA2 is RT × I1. At this time, the voltage of the pad PA1 is higher than the voltage of the pad PA2.

다음으로, 입력 신호(VIN)가 전원전압(VCC) 레벨로 천이하면, 인버터(INV1)가 전원전압(VCC) 레벨의 신호를 반전하여 접지전압 레벨의 신호를 발생한다. 그러면, NMOS트랜지스터들(N2, N3)이 온되어 전류원(10)에 의해서 흐르는 전류(I1)가 NMOS트랜지스터(N2), 패드(PA2), 저항(RT), 패드(PA1), NMOS트랜지스터(N3), 및 저항(R1)을 통하여 흐르게 된다. 따라서, 패드들(PA1, PA2)사이의 전압은 RT ×I1가 된다. 이때, 패드(PA2)의 전압이 패드(PA1)의 전압보다 높다.Next, when the input signal VIN transitions to the power supply voltage VCC level, the inverter INV1 inverts the signal of the power supply voltage VCC level to generate a signal of the ground voltage level. Then, the NMOS transistors N2 and N3 are turned on so that the current I1 flowing through the current source 10 passes through the NMOS transistor N2, the pad PA2, the resistor RT, the pad PA1, and the NMOS transistor N3. ) And through the resistor R1. Therefore, the voltage between the pads PA1 and PA2 is RT × I1. At this time, the voltage of the pad PA2 is higher than the voltage of the pad PA1.

즉, 패드들(PA1, PA2)을 통하여 출력되는 차동 출력 신호(VOUT)의 크기는 RT ×I1가 된다.That is, the magnitude of the differential output signal VOUT output through the pads PA1 and PA2 is RT × I1.

도2는 일반적인 차동 출력 회로의 입력 신호(VIN) 및 차동 출력 신호(VOUT)의 파형을 나타내는 것이다. 2 shows waveforms of an input signal VIN and a differential output signal VOUT of a typical differential output circuit.

접지전압 레벨의 입력 신호(VIN)가 인가되는 경우에 패드(PA1)를 통하여 출력되는 신호(A)의 레벨이 패드(PA2)를 통하여 출력되는 신호(B)의 레벨보다 높게 되고, 전원전압 레벨의 입력 신호(VIN)가 인가되는 경우에 패드(PA1)를 통하여 출력되는 (A)의 레벨이 패드(PA2)를 통하여 출력되는 신호(B)의 레벨보다 낮게 된다. 즉, 신호들(A, B)은 오프셋 전압(VOS)을 중심으로 상하로 진동하는 신호이다. When the input signal VIN of the ground voltage level is applied, the level of the signal A output through the pad PA1 becomes higher than the level of the signal B output through the pad PA2, and thus the power supply voltage level. When the input signal VIN is applied, the level of A output through the pad PA1 is lower than the level of the signal B output through the pad PA2. That is, the signals A and B are signals that oscillate up and down with respect to the offset voltage VOS.

그런데, 도1에 나타낸 차동 출력 회로는 공정, 전압, 및 온도 변화에 따라 전류원(10)을 통하여 흐르는 전류(I1) 및 저항(R1)의 값이 변화하게 되고 이에 따라 저항(RT)에 걸리는 전압의 크기가 변화하게 된다. 즉, 차동 출력 회로를 통하여 출력되는 차동 출력 신호(VOUT)의 크기가 변화하게 되고, 이에 따라, 차동 출력 신호의 오프셋 전압이 변화하게 된다는 문제점이 있었다.However, in the differential output circuit shown in FIG. 1, the values of the current I1 and the resistance R1 flowing through the current source 10 change according to the process, voltage, and temperature change, and thus the voltage applied to the resistor RT. Will change in size. That is, the magnitude of the differential output signal VOUT output through the differential output circuit is changed, and accordingly, there is a problem that the offset voltage of the differential output signal is changed.

본 발명의 목적은 공정, 전압, 및 온도 변화에 따라 발생하는 차동 출력 신호의 크기의 변화 및 오프셋 전압의 변화를 줄여 정확한 차동 출력 신호를 발생할 수 있는 차동 출력 회로를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a differential output circuit capable of generating an accurate differential output signal by reducing a change in the magnitude of the differential output signal and a change in the offset voltage generated according to process, voltage, and temperature changes.

이와같은 목적을 달성하기 위한 본 발명의 차동 출력 회로는 기준전압과 외부 저항에 바이어스 전류를 곱한 전압을 비교하여 상기 바이어스 전류를 발생하는 바이어스 수단, 상기 바이어스 수단의 상기 바이어스 전류를 미러하여 미러된 전류를 발생하는 전류 미러 수단, 상기 전류 미러 수단의 상기 미러된 전류를 미러한 제1전류를 전류원으로 하고 기준전압과 궤환 전압을 비교하여 출력 신호의 레벨을 변화하는 공통 모드 피드백 수단, 상기 전류 미러 수단의 상기 미러된 전류를 미러한 제2전류를 전류원으로 하고 입력 신호에 응답하여 상기 공통 모드 피드백 수단의 출력 신호의 레벨에 따라 차동 출력 신호의 레벨을 변화하고, 상기 차동 출력 신호의 전압을 분배하여 상기 궤환 전압을 발생하는 구동 수단, 및 인에이블 신호에 응답하여 상기 구동 수단의 차동 출력 신호를 전송하는 출력 인에이블 수단을 구비하는 것을 특징으로 한다.The differential output circuit of the present invention for achieving the above object is a bias means for generating the bias current by comparing a voltage multiplied by a bias current to a reference voltage and an external resistance, mirrored current by mirroring the bias current of the bias means Current mirror means for generating a common mode feedback means for changing a level of an output signal by comparing a reference voltage and a feedback voltage with a first current mirroring the mirrored current of the current mirror means as a current source, the current mirror means A second current mirrored by the mirrored current of is a current source, and in response to an input signal, changes the level of the differential output signal according to the level of the output signal of the common mode feedback means, and distributes the voltage of the differential output signal. Drive means for generating the feedback voltage, and the drive in response to an enable signal And output enable means for transmitting a differential output signal of the means.

이하, 첨부한 도면을 참고로 하여 본 발명의 차동 출력 회로를 설명하면 다음과 같다.Hereinafter, a differential output circuit of the present invention will be described with reference to the accompanying drawings.

도3은 본 발명의 차동 출력 회로의 실시예의 회로도로서, 바이어스 회로(100), 전류 미러 회로(110), 공통 모드 피드백 회로(120), 드라이버(130), 및 출력 인에이블 회로(140)로 구성되어 있다.3 is a circuit diagram of an embodiment of a differential output circuit of the present invention, with a bias circuit 100, a current mirror circuit 110, a common mode feedback circuit 120, a driver 130, and an output enable circuit 140. Consists of.

도3에서, Rext, RT로 나타낸 것은 칩 외부에 연결되는 저항들을, PA1, PA2, PA3로 나타낸 것은 패드들을 나타낸다.In Fig. 3, Rext and RT denote resistors connected to the outside of the chip, and PA1, PA2 and PA3 denote pads.

그리고, 바이어스 회로(100)는 기준전압 발생회로(20), 증폭기(22), 및 PMOS트랜지스터(P1)로 구성되고, 전류 미러 회로(110)는 PMOS트랜지스터들(P2, P3), 및 NMOS트랜지스터들(N5, N6)로 구성되고, 공통 모드 피드백 회로(120)는 PMOS트랜지스터들(P4, P6, P7), 및 NMOS트랜지스터들(N7, N8)로 구성되어 있다. 그리고, 드라이버(130)는 PMOS트랜지스터들(P5, P8, P9), NMOS트랜지스터들(N9, N10, N11), 인버터(INV2), 및 저항들(R2, R3)로 구성되고, 출력 인에이블 회로(140)는 NMOS트랜지스터들(N2, N3), 및 인버터(INV3)로 구성되어 있다.The bias circuit 100 includes a reference voltage generator 20, an amplifier 22, and a PMOS transistor P1, and the current mirror circuit 110 includes PMOS transistors P2 and P3, and an NMOS transistor. And the common mode feedback circuit 120, the PMOS transistors P4, P6, and P7, and the NMOS transistors N7 and N8. The driver 130 is composed of PMOS transistors P5, P8, and P9, NMOS transistors N9, N10, and N11, an inverter INV2, and resistors R2 and R3, and an output enable circuit. 140 is composed of NMOS transistors N2 and N3 and an inverter INV3.

도3에 나타낸 회로의 동작을 설명하면 다음과 같다.The operation of the circuit shown in Fig. 3 is as follows.

기준전압 발생회로(20)는 기준전압(Vref)을 발생한다. 증폭기(22)는 기준전압(Vref)과 노드(n)의 전압(i1 ×Rext)의 차를 증폭한다. 증폭기(22)는 노드(n)의 전압이 기준전압(Vref)보다 크면 출력신호의 전압 레벨을 높이고, 노드(n)의 전압이 기준전압(Vref)보다 작으면 출력신호의 전압 레벨을 낮춘다. PMOS트랜지스터(P1)는 증폭기(22)로부터 출력되는 신호의 전압 레벨에 응답하여 전류(i1)를 흐르게 한다. 이때, 패드(PA3)에 연결된 외부 저항(Rext)을 연결하여 구성함으로써 노드(n)의 전압이 공정, 온도, 및 전압 변화에 둔감하게 변화하게 된다. 따라서, 바이어스 회로(100)는 공정, 온도, 및 전압 변화에 둔감하게 일정한 전류(i1)를 발생한다.The reference voltage generation circuit 20 generates a reference voltage Vref. The amplifier 22 amplifies the difference between the reference voltage Vref and the voltage i1 x Rex of the node n. The amplifier 22 increases the voltage level of the output signal when the voltage of the node n is greater than the reference voltage Vref, and lowers the voltage level of the output signal when the voltage of the node n is smaller than the reference voltage Vref. The PMOS transistor P1 causes the current i1 to flow in response to the voltage level of the signal output from the amplifier 22. At this time, by configuring the external resistor Rex connected to the pad PA3, the voltage of the node n is insensitive to process, temperature, and voltage changes. Thus, the bias circuit 100 generates a constant current i1 insensitive to process, temperature, and voltage changes.

전류 미러 회로(110)는 증폭기(22)의 출력신호에 응답하여 전류(i1)와 동일한 전류(i2)를 발생하고, 전류(i2)를 미러하여 전류들(i3, i4)을 발생한다. 그리고, 전류(i1)의 수배 내지 수십배의 전류(i5)를 발생한다. The current mirror circuit 110 generates a current i2 equal to the current i1 in response to the output signal of the amplifier 22, and generates currents i3 and i4 by mirroring the current i2. Then, the current i5 is generated several times to several tens of times of the current i1.

공통 모드 피드백 회로(120)는 PMOS트랜지스터(P4)를 통하여 흐르는 전류(i4)를 분배하여 PMOS트랜지스터(P6)와 NMOS트랜지스터(N7) 및 PMOS트랜지스터(P7)와 NMOS트랜지스터(N8)를 통하여 흐르게 한다. 만일 PMOS트랜지스터(P6)의 게이트로 인가되는 전압의 레벨이 기준전압(Vref)보다 낮아지게 되면 PMOS트랜지스터(P6)와 NMOS트랜지스터(N7)를 통하여 흐르는 전류가 PMOS트랜지스터(P7)와 NMOS트랜지스터(N8)를 통하여 흐르는 전류보다 많아지게 된다. 반대로, PMOS트랜지스터(P6)의 게이트로 인가되는 전압의 레벨이 기준전압(Vref)보다 높아지게 되면 PMOS트랜지스터(P6)와 NMOS트랜지스터(N7)를 통하여 흐르는 전류가 PMOS트랜지스터(P7)와 NMOS트랜지스터(N8)를 통하여 흐르는 전류보다 작아지게 된다. The common mode feedback circuit 120 distributes the current i4 flowing through the PMOS transistor P4 and flows through the PMOS transistor P6, the NMOS transistor N7, and the PMOS transistor P7 and the NMOS transistor N8. . If the level of the voltage applied to the gate of the PMOS transistor P6 is lower than the reference voltage Vref, the current flowing through the PMOS transistor P6 and the NMOS transistor N7 passes through the PMOS transistor P7 and the NMOS transistor N8. More than the current flowing through On the contrary, when the level of the voltage applied to the gate of the PMOS transistor P6 becomes higher than the reference voltage Vref, the current flowing through the PMOS transistor P6 and the NMOS transistor N7 flows through the PMOS transistor P7 and the NMOS transistor N8. It becomes smaller than the current flowing through).

드라이버(130)는 공통 모드 피드백 회로(120)의 PMOS트랜지스터(P7)와 NMOS트랜지스터(N8)를 통하여 흐르는 전류가 많아지게 되면 NMOS트랜지스터(N11)를 통하여 흐르는 전류가 많아지게 하고 패드들(PA1, PA2)사이에 걸리는 전압, 즉, 차동 출력신호(VOUT)의 전압 크기가 커지게 한다. 반대로, PMOS트랜지스터(P7)와 NMOS트랜지스터(N8)를 통하여 흐르는 전류가 작아지게 되면 NMOS트랜지스터(N11)를 통하여 흐르는 전류가 작아지게 하고 패드들(PA1, PA2)사이에 걸리는 전압, 즉, 차동 출력신호(VOUT)의 전압 크기가 작아지게 한다.The driver 130 increases the current flowing through the NMOS transistor N11 when the current flowing through the PMOS transistor P7 and the NMOS transistor N8 of the common mode feedback circuit 120 increases and increases the pads PA1,. The voltage across PA2), that is, the magnitude of the voltage of the differential output signal VOUT is increased. On the contrary, when the current flowing through the PMOS transistor P7 and the NMOS transistor N8 decreases, the current flowing through the NMOS transistor N11 decreases and the voltage applied between the pads PA1 and PA2, that is, the differential output. The voltage magnitude of the signal VOUT is made small.

접지전압 레벨의 입력 신호(VIN)가 인가되면 인버터(INV2)가 전원전압 레벨의 신호를 발생한다. 그러면, PMOS트랜지스터(P9)와 NMOS트랜지스터(N9)가 온된다. 따라서, 전류(i5)가 PMOS트랜지스터(P9), NMOS트랜지스터(N13), 패드(PA2), 저항(RT), 패드(PA1), NMOS트랜지스터(N9), 및 NMOS트랜지스터(N11)를 통하여 흐르게 된다. 이때, 패드(PA1)의 전압은 패드(PA2)의 전압보다 높다. 그리고, 만일 NMOS트랜지스터(N11)을 통하여 흐르는 전류가 증가하게 되면 패드들(PA1, PA2)사이의 전압, 즉, 차동 출력신호(VOUT)의 전압 크기가 커지게 되고, 만일 NMOS트랜지스터(N11)를 통하여 흐르는 전류가 감소하게 되면 패드들(PA1, PA2)사이의 전압, 즉, 차동 출력신호(VOUT)의 전압 크기가 작아지게 된다. When the input signal VIN of the ground voltage level is applied, the inverter INV2 generates a signal of the power supply voltage level. Then, the PMOS transistor P9 and the NMOS transistor N9 are turned on. Accordingly, the current i5 flows through the PMOS transistor P9, the NMOS transistor N13, the pad PA2, the resistor RT, the pad PA1, the NMOS transistor N9, and the NMOS transistor N11. . At this time, the voltage of the pad PA1 is higher than the voltage of the pad PA2. If the current flowing through the NMOS transistor N11 is increased, the voltage between the pads PA1 and PA2, that is, the voltage level of the differential output signal VOUT becomes large, and if the NMOS transistor N11 is When the current flowing therethrough decreases, the voltage between the pads PA1 and PA2, that is, the voltage level of the differential output signal VOUT becomes small.

반면에, 전원전압 레벨의 입력 신호(VIN)가 인가되면 인버터(INV2)가 접지전압 레벨의 신호를 발생한다. 그러면, PMOS트랜지스터(P8)와 NMOS트랜지스터(N10)가 온된다. 따라서, 전류(i5)가 PMOS트랜지스터(P8), NMOS트랜지스터(N12), 패드(PA1), 저항(RT), 패드(PA2), NMOS트랜지스터(N13), NMOS트랜지스터(N10), 및 NMOS트랜지스터(N11)를 통하여 흐르게 된다. 이때, 패드(PA2)의 전압이 패드(PA1)의 전압보다 높다. 그리고, 만일 NMOS트랜지스터(N11)를 통하여 흐르는 전류가 증가하게 되면 패드들(PA1, PA2)사이의 전압, 즉, 차동 출력신호(VOUT)의 전압 크기가 커지게 되고, 만일 NMOS트랜지스터(N11)를 통하여 흐르는 전류가 감소하게 되면 패드들(PA1, PA2)사이의 전압, 즉, 차동 출력신호(VOUT)의 전압 크기가 작아지게 된다. On the other hand, when the input signal VIN of the power supply voltage level is applied, the inverter INV2 generates a signal of the ground voltage level. Then, the PMOS transistor P8 and the NMOS transistor N10 are turned on. Therefore, current i5 is PMOS transistor P8, NMOS transistor N12, pad PA1, resistor RT, pad PA2, NMOS transistor N13, NMOS transistor N10, and NMOS transistor (N10). N11). At this time, the voltage of the pad PA2 is higher than the voltage of the pad PA1. If the current flowing through the NMOS transistor N11 increases, the voltage between the pads PA1 and PA2, that is, the voltage level of the differential output signal VOUT increases, and if the NMOS transistor N11 When the current flowing therethrough decreases, the voltage between the pads PA1 and PA2, that is, the voltage level of the differential output signal VOUT becomes small.

그리고, 저항들(R2, R3)은 패드들(PA1, PA2)의 전압을 분배하여 분배된 전압을 궤환 전압으로 하여 공통 모드 피드백 회로(120)의 PMOS트랜지스터(P6)의 게이트로 인가한다. 이때, 저항들(R2, R3)은 저항(RT)에 비해서 100배이상의 저항 값을 가지도록 설계함으로써 전류 손실을 최소화할 수 있다. The resistors R2 and R3 divide the voltages of the pads PA1 and PA2 and apply the divided voltages as feedback voltages to the gates of the PMOS transistor P6 of the common mode feedback circuit 120. In this case, the resistors R2 and R3 may be designed to have a resistance value of 100 times or more than the resistance RT, thereby minimizing current loss.

드라이버(130)는 패드들(PA1, PA2)의 전압을 분배한 전압을 공통 모드 피드백 회로(120)로 궤환한다. 이때, 궤환 전압에 따라 NMOS트랜지스터(N11)를 통하여 흐르는 전류가 조절되어 패드들(PA1, PA2)사이의 전압을 조절한다. 만일 분배된 전압이 원하는 전압 레벨보다 낮아지게 되면 NMOS트랜지스터(N11)를 통하여 흐르는 전류가 증가되어 패드들(PA1, PA2)사이의 전압, 즉, 차동 출력신호(VOUT)의 전압 크기가 커지게 되고, 분배된 전압이 원하는 전압 레벨보다 높아지게 되면 NMOS트랜지스터(N11)를 통하여 흐르는 전류가 감소되어 패드들(PA1, PA2)사이의 전압, 즉, 차동 출력신호(VOUT)의 전압 크기가 작아지게 된다. 따라서, 패드들(PA1, PA2)사이의 전압, 즉, 차동 출력신호(VOUT)의 전압의 크기가 원하는 전압 크기로 유지되고, 오프셋 전압의 변화 또한 줄어들게 된다. The driver 130 feeds back the voltage obtained by dividing the voltages of the pads PA1 and PA2 to the common mode feedback circuit 120. At this time, the current flowing through the NMOS transistor N11 is adjusted according to the feedback voltage to adjust the voltage between the pads PA1 and PA2. If the divided voltage is lower than the desired voltage level, the current flowing through the NMOS transistor N11 is increased to increase the voltage between the pads PA1 and PA2, that is, the voltage magnitude of the differential output signal VOUT. When the divided voltage is higher than the desired voltage level, the current flowing through the NMOS transistor N11 is reduced, so that the voltage between the pads PA1 and PA2, that is, the voltage magnitude of the differential output signal VOUT is reduced. Therefore, the voltage between the pads PA1 and PA2, that is, the voltage of the differential output signal VOUT is maintained at the desired voltage, and the variation of the offset voltage is also reduced.

상술한 바와 같은 동작 수행시에 접지전압 레벨의 인에이블 신호(EN)가 인가되어 NMOS트랜지스터들(N12, N13)이 온되어 드라이버(130)로부터 출력되는 신호가 패드들(PA1, PA2)로 출력된다. When the above-described operation is performed, the enable signal EN of the ground voltage level is applied so that the NMOS transistors N12 and N13 are turned on and the signal output from the driver 130 is output to the pads PA1 and PA2. do.

반면에, 전원전압 레벨의 인에이블 신호(EN)가 인가되면 NMOS트랜지스터들(N12, N13)이 오프되어 패드들(PA1, PA2)과 전기적으로 분리되어 드라이버(130)로부터 출력되는 신호가 패드들(PA1, PA2)로 출력되지 않게 된다. 따라서, 드라이버(130)와 패드들(PA1, PA2)을 분리하는 것이 가능하므로 정전기 보호 다이오우드를 패드들(PA1, PA2)에 구현할 수 있어 장치의 신뢰성을 향상시킬 수 있다.On the other hand, when the enable signal EN of the power supply voltage level is applied, the NMOS transistors N12 and N13 are turned off to be electrically separated from the pads PA1 and PA2 so that a signal output from the driver 130 is output to the pads. It will not be output to (PA1, PA2). Therefore, since the driver 130 and the pads PA1 and PA2 can be separated, an electrostatic protection diode can be implemented in the pads PA1 and PA2, thereby improving the reliability of the device.

본 발명의 차동 출력 회로는 칩 외부에 있는 저항(Rext)을 이용하여 공정, 전압, 및 온도 변화에 둔감한 바이어스 전류(i1)를 발생하고, 이 전류를 미러하여 공통 모드 피드백 회로 및 드라이버의 전류를 발생한다. 그리고, 드라이버의 차동 출력 신호의 전압을 분배한 전압을 궤환하여 궤환된 전압의 변화에 따라 차동 출력 신호의 전압의 크기를 변화함으로써 일정한 크기의 차동 출력 신호를 발생할 수 있고, 오프셋 전압의 변화 또한 줄일 수 있다. The differential output circuit of the present invention generates a bias current (i1) insensitive to process, voltage, and temperature changes using a resistor (Rext) external to the chip, and mirrors this current to the current of the common mode feedback circuit and the driver. Occurs. In addition, a differential output signal having a constant magnitude can be generated by changing the magnitude of the voltage of the differential output signal according to the change of the feedback voltage by feeding back the voltage divided by the voltage of the differential output signal of the driver, and also reducing the variation of the offset voltage. Can be.

또한, NMOS트랜지스터들(N12, N13)을 사용하여 드라이버와 패드들(PA1, PA2)을 전기적으로 분리하는 것이 가능하므로 정전기 보호 다이오우드를 패드에 구현할 수 있어 신뢰성 향상과 칩 크기를 줄일 수 있는 장점이 있다. In addition, since the driver and the pads PA1 and PA2 can be electrically separated using the NMOS transistors N12 and N13, an electrostatic protection diode can be implemented in the pad, thereby improving reliability and reducing chip size. have.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the present invention without departing from the spirit and scope of the invention described in the claims below. I can understand that you can.

따라서, 본 발명의 차동 출력 회로는 차동 출력 신호의 크기 및 오프셋 전압의 변화를 줄일 수 있다.Therefore, the differential output circuit of the present invention can reduce variations in the magnitude and offset voltage of the differential output signal.

또한, 드라이버와 패드들을 전기적으로 분리하는 것이 가능하므로 정전기 보호 다이오우드를 패드들에 구현할 수 있어 장치의 신뢰성이 향상될 수 있다. In addition, since it is possible to electrically separate the driver and the pad, an electrostatic protection diode can be implemented in the pads, thereby improving the reliability of the device.

도1은 종래의 차동 출력 회로의 일예의 구성을 나타내는 회로도이다.1 is a circuit diagram showing a configuration of an example of a conventional differential output circuit.

도2는 일반적인 차동 출력 회로의 입력 신호(VIN) 및 차동 출력 신호(VOUT)의 파형을 나타내는 것이다.2 shows waveforms of an input signal VIN and a differential output signal VOUT of a general differential output circuit.

도3은 본 발명의 차동 출력 회로의 실시예의 회로도이다.3 is a circuit diagram of an embodiment of a differential output circuit of the present invention.

Claims (7)

기준전압과 외부 저항에 바이어스 전류를 곱한 전압을 비교하여 상기 바이어스 전류를 발생하는 바이어스 수단;Bias means for generating the bias current by comparing a voltage multiplied by a bias current to a reference voltage and an external resistance; 상기 바이어스 수단의 상기 바이어스 전류를 미러하여 미러된 전류를 발생하는 전류 미러 수단;Current mirror means for mirroring the bias current of the bias means to generate a mirrored current; 상기 전류 미러 수단의 상기 미러된 전류를 미러한 제1전류를 전류원으로 하고 기준전압과 궤환 전압을 비교하여 출력 신호의 레벨을 변화하는 공통 모드 피드백 수단; Common mode feedback means for changing a level of an output signal by comparing a mirrored current of said current mirror means as a current source and comparing a reference voltage and a feedback voltage; 상기 전류 미러 수단의 상기 미러된 전류를 미러한 제2전류를 전류원으로 하고 입력 신호에 응답하여 상기 공통 모드 피드백 수단의 출력 신호의 레벨에 따라 차동 출력 신호의 레벨을 변화하고, 상기 차동 출력 신호의 전압을 분배하여 상기 궤환 전압을 발생하는 구동 수단; 및The second current mirroring the mirrored current of the current mirror means is a current source, and in response to an input signal, the level of the differential output signal is changed in accordance with the level of the output signal of the common mode feedback means, and the Driving means for distributing a voltage to generate the feedback voltage; And 인에이블 신호에 응답하여 상기 구동 수단의 차동 출력 신호를 전송하는 출력 인에이블 수단을 구비하는 것을 특징으로 하는 차동 출력 회로.And output enable means for transmitting a differential output signal of said drive means in response to an enable signal. 제1항에 있어서, 상기 바이어스 수단은The method of claim 1, wherein the biasing means 상기 기준전압을 발생하는 기준전압 발생회로;A reference voltage generating circuit for generating the reference voltage; 상기 기준전압과 제1노드의 전압의 차를 증폭하는 증폭회로; 및An amplifier circuit for amplifying a difference between the reference voltage and the voltage of the first node; And 상기 증폭회로의 출력신호에 응답하여 상기 바이어스 전류를 흐르게 하는 전류 구동회로를 구비하는 것을 특징으로 하는 차동 출력 회로.And a current driving circuit for flowing the bias current in response to an output signal of the amplifying circuit. 제2항에 있어서, 상기 바이어스 수단은The method of claim 2, wherein the biasing means 상기 제1노드에 상기 외부 저항이 연결되는 것을 특징으로 하는 차동 출력 회로.And the external resistor is connected to the first node. 제1항에 있어서, 상기 공통 모드 피드백 수단은The method of claim 1, wherein the common mode feedback means 상기 전류 미러 수단의 상기 미러된 전류를 미러하여 제1전류를 발생하는 제1전류원;A first current source for generating a first current by mirroring the mirrored current of the current mirror means; 상기 제1전류원에 연결된 소스와 상기 기준전압이 인가되는 게이트를 가진 제1PMOS트랜지스터;A first PMOS transistor having a source connected to the first current source and a gate to which the reference voltage is applied; 상기 제1전류원에 연결된 소스와 상기 궤환 전압이 인가되는 게이트를 가진 제2PMOS트랜지스터;A second PMOS transistor having a source connected to the first current source and a gate to which the feedback voltage is applied; 상기 제1PMOS트랜지스터의 드레인에 연결된 드레인 및 게이트와 접지전압이 인가되는 소스를 가지고 상기 드레인을 통하여 상기 출력 전압을 발생하는 제1NMOS트랜지스터; 및A first NMOS transistor having a drain connected to the drain of the first PMOS transistor and a source to which a ground voltage is applied and generating the output voltage through the drain; And 상기 제2PMOS트랜지스터의 드레인에 연결된 드레인 및 게이트와 접지전압이 인가되는 소스를 가진 제2NMOS트랜지스터를 구비하는 것을 특징으로 하는 차동 출력 회로.And a second NMOS transistor having a drain connected to a drain of the second PMOS transistor, a gate, and a source to which a ground voltage is applied. 제1항에 있어서, 상기 구동 수단은The method of claim 1 wherein the drive means 상기 전류 미러 수단의 상기 미러된 전류를 미러하여 제2전류를 발생하는 제2전류원;A second current source for generating a second current by mirroring the mirrored current of the current mirror means; 상기 제2전류원과 제2노드사이에 직렬 연결되고 입력 신호가 인가되는 게이트를 가진 제3PMOS트랜지스터와 제3NMOS트랜지스터;A third PMOS transistor and a third NMOS transistor having a gate connected in series between the second current source and the second node and having an input signal applied thereto; 상기 제2전류원과 상기 제2노드사이에 직렬 연결되고 상기 입력 신호의 반전된 신호가 인가되는 게이트를 가진 제4PMOS트랜지스터와 제4NMOS트랜지스터;A fourth PMOS transistor and a fourth NMOS transistor having a gate connected in series between the second current source and the second node and to which an inverted signal of the input signal is applied; 상기 제2노드와 접지전압사이에 연결되고 상기 공통 모드 피드백 수단의 출력 신호가 인가되는 게이트를 가진 제5NMOS트랜지스터; 및A fifth NMOS transistor having a gate connected between the second node and a ground voltage and to which an output signal of the common mode feedback means is applied; And 상기 제3PMOS트랜지스터와 제3NMOS트랜지스터의 제1공통 노드와 상기 제4PMOS트랜지스터와 상기 제4NMOS트랜지스터의 제2공통 노드사이의 전압을 분배하여 상기 궤환 전압을 발생하는 전압 분배 회로를 구비하고,And a voltage divider circuit configured to distribute the voltage between the first common node of the third PMOS transistor and the third NMOS transistor and the second common node of the fourth PMOS transistor and the fourth NMOS transistor to generate the feedback voltage. 상기 제1 및 제2공통 노드들을 통하여 상기 차동 출력 신호를 발생하는 것을 특징으로 하는 차동 출력 회로.And generate the differential output signal through the first and second common nodes. 제5항에 있어서, 상기 전압 분배 회로는6. The circuit of claim 5, wherein the voltage distribution circuit is 상기 제1 및 제2공통 노드들사이에 직렬 연결된 제1 및 제2저항들을 구비하고,First and second resistors connected in series between the first and second common nodes; 상기 제1저항과 상기 제2저항사이의 노드를 통하여 상기 궤환 전압을 발생하는 것을 특징으로 하는 차동 출력 회로.And generating the feedback voltage through a node between the first resistor and the second resistor. 제5항에 있어서, 상기 출력 인에이블 수단은6. The apparatus of claim 5, wherein the output enable means 상기 인에이블 신호에 응답하여 상기 제1 및 제2공통 노드들의 신호를 패드로 전송하는 제1 및 제2전송 게이트들을 구비하는 것을 특징으로 하는 차동 출력 회로.And first and second transmission gates for transmitting signals of the first and second common nodes to a pad in response to the enable signal.
KR10-2003-0000151A 2003-01-02 2003-01-02 Differential output circuit KR100500445B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2003-0000151A KR100500445B1 (en) 2003-01-02 2003-01-02 Differential output circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0000151A KR100500445B1 (en) 2003-01-02 2003-01-02 Differential output circuit

Publications (2)

Publication Number Publication Date
KR20040062342A KR20040062342A (en) 2004-07-07
KR100500445B1 true KR100500445B1 (en) 2005-07-12

Family

ID=37353745

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0000151A KR100500445B1 (en) 2003-01-02 2003-01-02 Differential output circuit

Country Status (1)

Country Link
KR (1) KR100500445B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100678470B1 (en) 2005-01-19 2007-02-02 삼성전자주식회사 Differential output driver and semiconductor device comprising the same

Also Published As

Publication number Publication date
KR20040062342A (en) 2004-07-07

Similar Documents

Publication Publication Date Title
JP3334548B2 (en) Constant current drive circuit
US7199623B2 (en) Method and apparatus for providing a power-on reset signal
JP5008367B2 (en) Voltage generator
JP4923442B2 (en) Differential signal transmission circuit and differential signal transmission device
KR20030002421A (en) Internal power voltage generating device
US6686779B2 (en) Driver circuit for differentially outputting data from internal circuitry of an LSI to outside the LSI
KR100484257B1 (en) Differential amplification type input buffer in semiconductor device
US7061322B2 (en) Low voltage differential amplifier circuit and bias control technique enabling accommodation of an increased range of input levels
KR100419015B1 (en) Current sense amplifier
US7250793B2 (en) Low voltage differential signaling driving apparatus
US20060181337A1 (en) Digitally tunable high-current current reference with high PSRR
KR20040049264A (en) Semiconductor integrated circuit
KR100500445B1 (en) Differential output circuit
US7532071B2 (en) Operational amplifier circuit
US10958267B2 (en) Power-on clear circuit and semiconductor device
US11075626B2 (en) Power-on clear circuit and semiconductor device
KR20170094683A (en) Buffer Circuit
KR100390994B1 (en) Voltage generator of semiconductor memory device
KR100420689B1 (en) Buffer circuit
KR20080003048A (en) Refrence generation circuit
US6927609B2 (en) Current-mode receiving device for display system
US6518819B2 (en) Push-pull output stage for digital signals with regulated output levels
KR100406544B1 (en) Semiconductor device
WO2003012570A1 (en) Power source circuit
JP6320048B2 (en) Oscillator circuit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee