KR20080003048A - Refrence generation circuit - Google Patents
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Abstract
Description
도 1은 종래 기술에 따른 밴드갭 기준 전압 발생 회로를 나타내는 회로도.1 is a circuit diagram showing a bandgap reference voltage generation circuit according to the prior art.
도 2는 본 발명의 실시 예에 따른 밴드갭 기준 전압 발생 회로를 나타내는 회로도.2 is a circuit diagram illustrating a bandgap reference voltage generator circuit according to an exemplary embodiment of the present invention.
도 3은 도 2의 연산 증폭부(300)의 일 예를 나타내는 회로도.3 is a circuit diagram illustrating an example of the
본 발명은 기준 전압 발생 회로에 관한 것으로, 더욱 상세하게는 온도에 둔감한 기준 전압을 발생하는 밴드갭 기준 전압 발생 회로에 관한 것이다.The present invention relates to a reference voltage generator circuit, and more particularly to a bandgap reference voltage generator circuit for generating a reference voltage insensitive to temperature.
일반적으로, 반도체 메모리 장치는 다양한 종류의 내부 전압 발생 회로를 사용하고 있으며, 그 중에서 밴드갭(band-gap) 기준 전압 발생 회로는 메모리 장치내의 다양한 종류의 내부 전압 발생기에 기준 전압을 공급하는 회로로서 널리 사용되고 있다. 따라서, 밴드갭 기준 전압 발생 회로는 온도 등의 외부 환경 변화에 영향을 받지 않도록 구현할 필요가 있다. 일반적인 밴드갭 기준 전압 발생 회로는 바이폴라 트랜지스터를 사용하여 포지티브 온도 계수 성분(term)과 네거티브 온도 계수 성분을 만들어 서로 상쇄시킴으로써 온도의 변화에 둔감한 특성이 있도록 구 현된다.In general, semiconductor memory devices use various types of internal voltage generation circuits, and band-gap reference voltage generation circuits are circuits for supplying reference voltages to various types of internal voltage generators in a memory device. It is widely used. Therefore, the bandgap reference voltage generation circuit needs to be implemented so as not to be affected by external environmental changes such as temperature. A typical bandgap reference voltage generator circuit is implemented to be insensitive to changes in temperature by making a positive temperature coefficient component and a negative temperature coefficient component by using a bipolar transistor to offset each other.
즉, 도 1에 도시된 바와 같이, 종래의 밴드갭 기준 전압 발생 회로는 파워 업 펄스 신호 PWRUP에 의해 동작하여 연산 증폭부(20)에서 출력되는 전압 VO의 초기 레벨을 결정하는 NMOS 트랜지스터(N1), 파워 업 펄스 신호 PWRUP에 의해 동작하여 바이어스 전압 VBIAS을 생성하는 바이어스부(10), 출력 전압 VO에 의해 동작하여 온도 변화에 둔감한 기준 전압 VREF을 발생하는 기준 전압 발생부(20), 및 바이어스 전압 VBIAS에 의해 바이어스되고 두 전압 VA 및 VC을 입력받아서 전압 VO을 출력하는 연산 증폭부(30)를 포함한다.That is, as shown in FIG. 1, the conventional bandgap reference voltage generator circuit operates by the power-up pulse signal PWRUP to determine the initial level of the voltage VO output from the
여기서, 기준 전압 발생부(20)는 PMOS 트랜지스터들(P1), 저항들(R1~R3), 및 PNP형 바이폴라 트랜지스터들(Q1,Q2)로 구성되며, 저항(R1)의 크기는 저항(R2)과 동일한 것이 바람직하다. 이러한 구성을 갖는 기준 전압 발생부(20)는 포지티브 온도 계수를 갖는 저항들(R1~R3)과 특정 영역에서 네거티브 온도 계수를 갖는 PNP형 바이폴라 트랜지스터들(Q1,Q2)에 의해 온도가 보상된 기준 전압 VREF을 발생한다.Here, the
또한, 연산 증폭부(30)는 PMOS 트랜지스터들(P2,P3)과 NMOS 트랜지스터들(N2,N3)로 구성되며, NMOS 트랜지스터(N1)에 의해 로우 레벨의 전압 VO을 출력한다. 그리고, 연산 증폭부(30)에 입력되는 전압 VA 및 VC은 같도록 제어된다.In addition, the
이러한 구성을 갖는 종래의 밴드갭 기준 전압 발생기는 정상 외부 전압 VDD에서 포화 영역 이후 안정적으로 동작하나, 정상 외부 전압 VDD보다 높은 레벨을 가진 전압 VDD+α이 인가되는 경우, 비 이상적 초기 전압(early voltage) 효과에 의해 기준 전압 VREF이 상승한다.The conventional bandgap reference voltage generator having such a configuration operates stably after the saturation region at the normal external voltage VDD, but when the voltage VDD + α having a level higher than the normal external voltage VDD is applied, the non-ideal initial voltage (early voltage) is applied. ), The reference voltage VREF increases.
여기서, 'Id'는 각 NMOS 트랜지스터(N2,N3)에 흐르는 드레인 전류를 나타내고, 'λ*Vds'는 각 NMOS 트랜지스터(N2,N3)의 초기 전압을 나타낸다.Here, 'Id' represents a drain current flowing through each of the NMOS transistors N2 and N3, and 'λ * Vds' represents an initial voltage of each of the NMOS transistors N2 and N3.
위 수학식 1과 같이, 외부 전압 VDD의 상승에 따라 각 NMOS 트랜지스터(N2,N3)의 드레인과 소스 간의 전압이 상승하므로, 비 이상적 초기 전압 효과도 상승하게 된다. 이러한 비 이상적 초기 전압 효과로 인하여 기준 전압 VREF의 레벨이 포화 영역에서 상승할 수 있으므로, 기준 전압 VREF이 불안정해져서 반도체 메모리 장치의 동작이 안정적으로 동작할 수 없는 문제점이 있다.As shown in Equation 1, the voltage between the drain and the source of each of the NMOS transistors N2 and N3 increases as the external voltage VDD rises, thereby increasing the non-ideal initial voltage effect. Because of the non-ideal initial voltage effect, the level of the reference voltage VREF may rise in the saturation region, and thus, the reference voltage VREF becomes unstable, and thus the operation of the semiconductor memory device may not operate stably.
따라서, 본 발명의 목적은 테스트 모드로 동작하여 외부 전압의 레벨에 따라 연산 증폭부의 MOS 트랜지스터로 흐르는 전류의 량을 조절함으로써, 기준 전압을 외부 전압의 레벨 변화와 무관하게 일정한 레벨로 유지시키고자 함에 있다.Accordingly, an object of the present invention is to maintain the reference voltage at a constant level regardless of the level change of the external voltage by operating in the test mode and adjusting the amount of current flowing through the MOS transistor of the operational amplifier according to the level of the external voltage. have.
상기한 바와 같은 목적을 달성하기 위한 기준 전압 발생 회로는, 제 1 전압에 의해 발생한 제 1 전류를 분배한 뒤, 상기 분배된 전류를 이용하여 제 2 및 제 3 전압과 기준 전압을 생성하는 기준 전압 발생부; 및 상기 제 2 및 제 3 전압에 의해 발생하는 제 1 및 제 2 노드의 전위 차를 이용하여 상기 제 1 전압을 생성하며, 테스트 모드시 외부 전압의 레벨에 따라 상기 제 1 및 제 2 노드의 전위를 조 절하여 상기 제 1 전압의 레벨을 조절하는 연산 증폭부;를 포함함을 특징으로 한다.The reference voltage generating circuit for achieving the above object divides the first current generated by the first voltage, and then generates a second and third voltage and a reference voltage using the divided current. Generator; And generating the first voltage by using the potential difference between the first and second nodes generated by the second and third voltages, and in the test mode, the potentials of the first and second nodes according to the level of an external voltage. And an operational amplifier for adjusting the level of the first voltage.
상기 구성에서, 상기 기준 전압 발생부는 온도 보상 소자들을 이용하여 상기 분배된 전류의 비를 일정하게 하여 상기 기준 전압에 대한 온도 변화를 보상함이 바람직하다.In the above configuration, the reference voltage generator preferably compensates the temperature change with respect to the reference voltage by making the ratio of the divided currents constant by using temperature compensation elements.
상기 구성에서, 상기 연산 증폭부는 상기 외부 전압이 소정 전압 미만일 때 상기 제 2 및 제 3 전압에 의해 구동하는 제 1 MOS 트랜지스터들과, 상기 외부 전압이 소정 전압 이상일 때 상기 제 2 및 제 3 전압에 의해 구동하는 제 2 MOS 트랜지스터들에 의해 상기 제 1 전압의 레벨을 조절함이 바람직하다.In the above configuration, the operational amplifier includes first MOS transistors driven by the second and third voltages when the external voltage is less than a predetermined voltage, and the second and third voltages when the external voltage is above a predetermined voltage. It is preferable to adjust the level of the first voltage by means of second MOS transistors driven by.
상기 구성에서, 상기 제 1 MOS 트랜지스터들은 상기 제 2 MOS 트랜지스터들보다 게이트 길이가 긴 소자임이 바람직하다.In the above configuration, the first MOS transistors are preferably devices having a longer gate length than the second MOS transistors.
상기 구성에서, 상기 연산 증폭부는, 상기 제 2 노드의 전위에 의해 풀 업 동작하는 풀 업 수단; 상기 외부 전압이 소정 전압 미만일 때 입력되는 제 1 테스트 신호와 상기 제 1 및 제 2 전압에 의해 풀 다운 동작하는 제 1 풀 다운 수단; 및 상기 외부 전압이 소정 전압 이상일 때 입력되는 제 2 테스트 신호와 상기 제 1 및 제 2 전압에 의해 풀 다운 동작하는 제 2 풀 다운 수단;을 포함함이 바람직하다.In the above configuration, the operational amplifier section, pull-up means for operating the pull-up by the potential of the second node; First pull-down means configured to pull-down by the first test signal and the first and second voltages input when the external voltage is less than a predetermined voltage; And second pull-down means configured to pull down by the second test signal input when the external voltage is greater than or equal to a predetermined voltage and the first and second voltages.
상기 구성에서, 상기 풀 업 수단은, 상기 외부 전압을 입력받는 소스와, 상기 제 1 노드와 연결되는 드레인을 갖는 제 1 PMOS 트랜지스터; 및 상기 제 1 PMOS 트랜지스터의 게이트와 연결되는 게이트, 상기 게이트 및 상기 제 2 노드와 연결되 는 드레인, 및 상기 외부 전압을 입력받는 소소를 갖는 제 2 PMOS 트랜지스터;로 구성됨이 바람직하다.In the above configuration, the pull-up means may include: a first PMOS transistor having a source receiving the external voltage and a drain connected to the first node; And a second PMOS transistor having a gate connected to a gate of the first PMOS transistor, a drain connected to the gate and the second node, and a source for receiving the external voltage.
상기 구성에서, 상기 제 1 풀 다운 수단은, 상기 제 1 테스트 신호를 입력받는 게이트와, 상기 제 1 노드와 연결되는 드레인을 갖는 제 1 NMOS 트랜지스터; 상기 제 1 전압을 입력받는 게이트, 상기 제 1 NMOS 트랜지스터의 소스와 연결되는 드레인, 및 바이어스 전압을 입력받는 소스를 갖는 제 2 NMOS 트랜지스터; 상기 제 1 테스트 신호를 입력받는 게이트와, 상기 제 2 노드와 연결되는 드레인을 갖는 제 3 NMOS 트랜지스터; 및 상기 제 2 전압을 입력받는 게이트, 상기 제 3 NMOS 트랜지스터의 소스와 연결되는 드레인, 및 상기 바이어스 전압을 입력받는 소스를 갖는 제 4 NMOS 트랜지스터;로 구성됨이 바람직하다.In the above configuration, the first pull-down means includes: a first NMOS transistor having a gate receiving the first test signal and a drain connected to the first node; A second NMOS transistor having a gate receiving the first voltage, a drain connected to a source of the first NMOS transistor, and a source receiving a bias voltage; A third NMOS transistor having a gate receiving the first test signal and a drain connected to the second node; And a fourth NMOS transistor having a gate receiving the second voltage, a drain connected to a source of the third NMOS transistor, and a source receiving the bias voltage.
상기 구성에서, 상기 제 2 풀 다운 수단은, 상기 제 2 테스트 신호를 입력받는 게이트와, 상기 제 1 노드와 연결되는 드레인을 갖는 제 5 NMOS 트랜지스터; 상기 제 1 전압을 입력받는 게이트, 상기 제 5 NMOS 트랜지스터의 소스와 연결되는 드레인, 및 바이어스 전압을 입력받는 소스를 갖는 제 6 NMOS 트랜지스터; 상기 제 2 테스트 신호를 입력받는 게이트와, 상기 제 2 노드와 연결되는 드레인을 갖는 제 7 NMOS 트랜지스터; 및 상기 제 2 전압을 입력받는 게이트, 상기 제 7 NMOS 트랜지스터의 소스와 연결되는 드레인, 및 상기 바이어스 전압을 입력받는 소스를 갖는 제 8 NMOS 트랜지스터;로 구성됨이 바람직하다.In the above configuration, the second pull-down means may include: a fifth NMOS transistor having a gate receiving the second test signal and a drain connected to the first node; A sixth NMOS transistor having a gate receiving the first voltage, a drain connected to a source of the fifth NMOS transistor, and a source receiving a bias voltage; A seventh NMOS transistor having a gate configured to receive the second test signal and a drain connected to the second node; And an eighth NMOS transistor having a gate receiving the second voltage, a drain connected to a source of the seventh NMOS transistor, and a source receiving the bias voltage.
상기 구성에서, 상기 제 1 NMOS 트랜지스터, 상기 제 3 NMOS 트랜지스터, 상기 제 5 NMOS 트랜지스터, 및 상기 제 7 NMOS 트랜지스터는 모두 동일한 크기를 갖 고, 상기 제 2 NMOS 트랜지스터는 상기 제 4 NMOS 트랜지스터와 동일한 크기이며, 상기 제 6 NMOS 트랜지스터는 상기 제 8 NMOS 트랜지스터와 동일한 크기임이 바람직하다.In the above configuration, the first NMOS transistor, the third NMOS transistor, the fifth NMOS transistor, and the seventh NMOS transistor all have the same size, and the second NMOS transistor has the same size as the fourth NMOS transistor. The sixth NMOS transistor is preferably the same size as the eighth NMOS transistor.
상기 구성에서, 상기 제 6 및 제 8 NMOS 트랜지스터는 상기 제 2 및 제 4 NMOS 트랜지스터보다 게이트 길이가 긴 소자임이 바람직하다.In the above configuration, the sixth and eighth NMOS transistors are preferably devices having a longer gate length than the second and fourth NMOS transistors.
상기 구성에서, 상기 기준 전압 발생부는, 상기 제 1 전압을 입력받는 게이트, 상기 제 1 전류를 제공하는 드레인, 및 상기 외부 전압을 입력받는 소스를 갖는 제 3 PMOS 트랜지스터; 일단이 상기 제 3 PMOS 트랜지스터의 드레인과 연결된 제 1 저항; 접지 전압을 입력받는 베이스, 상기 제 1 저항의 타단과 연결된 컬렉터, 및 상기 접지 전압을 입력받는 에미터를 갖는 제 1 BJT 트랜지스터; 일단이 상기 제 3 PMOS 트랜지스터의 드레인에 연결된 제 2 저항; 일단이 상기 제 2 저항의 타단과 연결된 제 3 저항; 및 상기 접지 전압을 입력받는 베이스, 상기 제 3 저항의 타단과 연결된 컬렉터, 및 상기 접지 전압을 입력받는 에미터를 갖는 제 2 BJT 트랜지스터;로 구성됨이 바람직하다.In the above configuration, the reference voltage generator includes: a third PMOS transistor having a gate for receiving the first voltage, a drain for providing the first current, and a source for receiving the external voltage; A first resistor having one end connected to a drain of the third PMOS transistor; A first BJT transistor having a base receiving a ground voltage, a collector connected to the other end of the first resistor, and an emitter receiving the ground voltage; A second resistor, one end of which is connected to the drain of the third PMOS transistor; A third resistor having one end connected to the other end of the second resistor; And a second BJT transistor having a base receiving the ground voltage, a collector connected to the other end of the third resistor, and an emitter receiving the ground voltage.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명의 실시 예로서 도 2의 회로가 개시되며, 본 발명의 실시 예는 테스트 모드시 외부 전압 VDD의 레벨에 따라 연산 증폭부(300)에서 출력되는 전압 VO의 레벨을 조절함으로써, 동작 전압 VDD의 레벨 변화에 상관없이 일정한 레벨을 갖는 기준 전압 VREF을 생성할 수 있다.The circuit of FIG. 2 is disclosed as an embodiment of the present invention, and the embodiment of the present invention adjusts the level of the voltage VO output from the
구체적으로, 도 2의 실시 예는 파워 업 펄스 신호 PWRUP에 의해 동작하여 연산 증폭부(200)에서 출력되는 전압 VO의 초기 레벨을 결정하는 NMOS 트랜지스터(N4), 파워 업 펄스 신호 PWRUP에 의해 동작하여 바이어스 전압 VBIAS을 생성하는 바이어스부(100), 전압 VO에 의해 발생한 전류 I1를 분배한 뒤, 분배된 전류 I2 및 I3를 이용하여 동일한 레벨을 갖는 전압 VA 및 VC과 이와 다른 레벨을 갖는 기준 전압 VREF을 생성하고, 온도 보상 소자들(R4~R6,Q3,Q4)을 이용하여 분배된 전류 I2 및 I3의 비를 일정하게 하여 기준 전압 VREF에 대한 온도 변화를 보상하는 기준 전압 발생부(200), 및 전압 VA 및 VC에 의해 전압 VO을 생성하며, 테스트 모드시 외부 전압 VDD의 레벨에 따라 테스트 신호들 TEST1~TESTn을 선택적으로 인에이블시켜 전압 VO의 레벨을 조절하는 연산 증폭부(300)를 포함한다.Specifically, the embodiment of FIG. 2 is operated by the power-up pulse signal PWRUP and the NMOS transistor N4 which determines the initial level of the voltage VO output from the
여기서, 기준 전압 발생부(200)는 전압 VO을 게이트로 입력받고 외부 전압 VDD을 소스로 입력받아 전류 I1를 드레인으로 제공하는 PMOS 트랜지스터(P4), PMOS 트랜지스터(P4)의 드레인과 BJT 트랜지스터(Q3)의 컬렉터 사이에 연결된 저항(R4), 접지 전압을 베이스와 에미터로 입력받는 BJT 트랜지스터(Q3), PMOS 트랜지스터(P4)의 드레인과 저항(R6)에 연결된 저항(R5), 저항(R5)과 BJT 트랜지스터(Q4)의 컬렉터 사이에 연결된 저항(R6), 및 접지 전압을 베이스와 에미터로 입력받는 BJT 트랜지스터(Q4)로 구성될 수 있다. 이때, 저항(R4)의 크기는 저항(R5)과 동일한 것이 바람직하다.Here, the
그리고, 연산 증폭부(300)는 도 3에 도시된 바와 같이, 외부 전압 VDD을 소스로 입력받는 PMOS 트랜지스터(P5), 외부 전압 VDD을 소스로 입력받고 PMOS 트랜 지스터(P5)의 게이트와 연결되는 게이트와 드레인을 갖는 PMOS 트랜지스터(P6), 테스트 모드시 외부 전압 VDD의 레벨에 따라 입력되는 테스트 신호 TEST1를 게이트 로 입력받고 PMOS 트랜지스터(P5)의 드레인과 연결되는 드레인을 갖는 NMOS 트랜지스터(N5), 전압 VA과 바이어스 전압 VBIAS을 게이트와 소스로 각각 입력받고 NMOS 트랜지스터(N5)의 소스와 연결되는 드레인을 갖는 NMOS 트랜지스터(N6), 테스트 모드시 외부 전압 VDD의 레벨에 따라 입력되는 테스트 신호 TEST2를 게이트로 입력받고 PMOS 트랜지스터(P5)의 드레인과 연결되는 드레인을 갖는 NMOS 트랜지스터(N7), 전압 VA과 바이어스 전압 VBIAS을 게이트와 소스로 각각 입력받고 NMOS 트랜지스터(N7)의 소스와 연결되는 드레인을 갖는 NMOS 트랜지스터(N8), 테스트 신호 TEST2를 게이트로 입력받고 PMOS 트랜지스터(P6)의 드레인과 연결되는 드레인을 갖는 NMOS 트랜지스터(N9), 전압 VC과 바이어스 전압 VBIAS을 게이트와 소스로 각각 입력받고 NMOS 트랜지스터(N9)의 소스와 연결되는 드레인을 갖는 NMOS 트랜지스터(N10), 테스트 신호 TEST1를 게이트로 입력받고 PMOS 트랜지스터(P6)의 드레인과 연결되는 드레인을 갖는 NMOS 트랜지스터(N11), 및 전압 VC과 바이어스 전압 VBIAS을 게이트와 소스로 각각 입력받고 NMOS 트랜지스터(N11)의 소스와 연결되는 드레인을 갖는 NMOS 트랜지스터(N12)로 구성될 수 있다.As illustrated in FIG. 3, the
도 3과 같은 구성을 갖는 연산 증폭부(300)에서 정상 외부 전압 VDD, 즉, 기준이 되는 전압 레벨 이하의 레벨을 가진 전압이 외부 전압 VDD으로 인가될 때 테스트 신호 TEST1가 인에이블되고 테스트 신호 TEST2가 디스에이블되며, 고전압 VDD+α, 즉, 기준이 되는 전압 레벨 이상의 레벨을 가진 전압이 외부 전압 VDD으로 인가될 때 테스트 신호 TEST2가 인에이블되고 테스트 신호 TEST1가 디스에이블된다.In the
그리고, NMOS 트랜지스터들(N5,N7,N9,N11)의 크기는 동일하고, NMOS 트랜지스터(N6)의 크기는 NMOS 트랜지스터(N12)와 동일하며, NMOS 트랜지스터(N8)의 크기는 NMOS 트랜지스터(N10)와 동일하다. 여기서, NMOS 트랜지스터들(N5,N7,N9,N11)는 임의의 크기를 가질 수 있으며, NMOS 트랜지스터들(N8,N10)은 NMOS 트랜지스터들(N6,N12)과 비교하여 동일한 게이트 폭(width)에 NMOS 트랜지스터들(N6,N12)보다 긴 게이트 길이(length)를 가짐이 바람직하다.The NMOS transistors N5, N7, N9 and N11 have the same size, the NMOS transistor N6 has the same size as the NMOS transistor N12, and the NMOS transistor N8 has the same size as the NMOS transistor N10. Is the same as Here, the NMOS transistors N5, N7, N9, and N11 may have any size, and the NMOS transistors N8 and N10 may have the same gate width as compared to the NMOS transistors N6 and N12. It is preferable to have a gate length longer than the NMOS transistors N6 and N12.
이러한 구성을 갖는 본 발명의 실시 예는 외부 전압 VDD의 레벨 변화에 상관없이 일정한 기준 전압 VREF을 생성할 수 있으며, 이에 대한 자세한 동작을 살펴보면 아래와 같다.An embodiment of the present invention having such a configuration may generate a constant reference voltage VREF regardless of the level change of the external voltage VDD, and a detailed operation thereof will be described below.
우선, NMOS 트랜지스터(N4)는 파워 업 펄스 신호 PWRUP에 의해 동작하여 출력 전압 VO의 초기 레벨을 로우로 유지시킨다. 그리고, 바이어스부(100)는 파워 업 펄스 신호 PWRUP에 의해 동작하여 로우 레벨의 바이어스 전압 VBIAS을 제공한다. 여기서, 바이어스부(100)는 당업계에 널리 알려진 회로이므로, 그 자세한 구조는 생략하기로 한다.First, the NMOS transistor N4 is operated by the power up pulse signal PWRUP to keep the initial level of the output voltage VO low. The
기준 전압 발생부(200)는 초기 전압 VO에 의해 PMOS 트랜지스터(P4)가 턴 온되어 일정 전류 I1를 전달하고, 전류 I1는 아래의 수학식 2로 표현될 수 있다.The
그리고, 연산 증폭부(300)로 입력되는 두 전압 VA 및 VC의 레벨이 동일하므로, 아래의 수학식 3과 수학식 4가 성립한다.In addition, since the levels of the two voltages VA and VC input to the
여기서, VQBE3는 BJT 트랜지스터(Q3)의 베이스와 에미터 간의 전압을 나타내고, VQBE4는 BJT 트랜지스터(Q4)의 베이스와 에미터 간의 전압을 나타낸다.Here, VQBE3 represents the voltage between the base and emitter of BJT transistor Q3, and VQBE4 represents the voltage between the base and emitter of BJT transistor Q4.
수학식 3 및 4에 의해, 저항(R6)에 걸리는 전압은 아래의 수학식 5와 같이 표현될 수 있다.By the equations (3) and (4), the voltage across the resistor R6 can be expressed as shown in Equation 5 below.
여기서, VTHRM는 온도 전압(thermal voltage)를 나타낸다.Here, VTHRM represents a thermal voltage.
그리고, 수학식 5에 따라, 전류(I3)는 아래의 수학식 6으로 표현될 수 있다.In addition, according to Equation 5, the current I3 may be represented by Equation 6 below.
한편, 기준 전압 VREF은 아래의 수학식 7로 나타낼 수 있다.The reference voltage VREF may be represented by Equation 7 below.
따라서, 수학식 6 및 7에 의해 기준 전압 VREF은 아래의 수학식 8로 표현될 수 있다.Therefore, the reference voltage VREF can be expressed by Equation 8 below by Equations 6 and 7.
이와 같이, 기준 전압 발생부(200)는 전류 I2 및 I3의 비가 온도와 무관하게 일정한 값을 가지므로, 기준 전압 VREF의 레벨이 온도의 변화에 따라 변하는 것을 최소화시킬 수 있다.As described above, since the ratio of the currents I2 and I3 has a constant value regardless of the temperature, the
연산 증폭부(300)는 초기 구동시 NMOS 트랜지스터(N4)에 의해 전압 VO를 출력한 뒤, 동일한 레벨을 갖는 전압 VA 및 VC를 입력받아서 전압 VO의 전압 레벨을 일정하게 유지시킨다.The
그리고, 테스트 모드로 동작시 외부 전압 VDD의 레벨이 소정 전압 이하일 경우, NMOS 트랜지스터들(N5,N6,N11,N12)이 턴 온되어 정상 모드시와 동일한 전압 VO을 출력하고, 테스트 모드로 동작시 외부 전압 VDD의 레벨이 소정 전압 이상일 경우, NMOS 트랜지스터들(N7~N10)이 턴 온되어 전압 VO의 레벨을 상승시킨다. 이때, 연산 증폭부(300)는 NMOS 트랜지스터들(N8,N10)의 게이트 길이가 NMOS 트랜지스터들(N6,N11)보다 크므로, 외부 전압 VDD 레벨에 대응하여 변하는 MOS 트랜지스터의 드레인과 소스 간에 걸리는 전압 변화를 보상할 수 있다.(수학식 1 참조) 그리고, 연산 증폭부(300)는 다양한 게이트 길이를 갖는 NMOS 트랜지스터들을 이용하여 전압 VO의 레벨을 조절할 수도 있다.When the level of the external voltage VDD is less than or equal to the predetermined voltage when operating in the test mode, the NMOS transistors N5, N6, N11, and N12 are turned on to output the same voltage VO as in the normal mode, and operate in the test mode. When the level of the external voltage VDD is greater than or equal to a predetermined voltage, the NMOS transistors N7 to N10 are turned on to raise the level of the voltage VO. In this case, since the gate length of the NMOS transistors N8 and N10 is greater than that of the NMOS transistors N6 and N11, the
즉, 연산 증폭부(300)는 외부 전압 VDD에 따라 전압 VO의 레벨을 조절함으로써, 기준 전압 발생부(200)의 PMOS 트랜지스터(P4)의 구동 능력을 조절하여 외부 전압 VDD의 레벨이 변하더라도 항상 일정한 전류 I1를 흘려보낼 수 있다.That is, the
따라서, 본 발명의 실시 예는 테스트 모드시 연산 증폭부(300)에서 다양한 게이트 길이를 갖는 MOS 트랜지스터들을 사용하여 외부 전압 VDD의 레벨이 변하더라도 일정한 기준 전압 VREF을 생성할 수 있는 효과가 있다.Accordingly, the embodiment of the present invention has the effect of generating a constant reference voltage VREF even when the level of the external voltage VDD is changed by using the MOS transistors having various gate lengths in the
이와 같이, 본 발명은 테스트 신호를 이용하여 외부 전압 VDD의 레벨에 따라 연산 증폭부에 구비된 다양한 게이트 길이를 갖는 MOS 트랜지스터들을 선택적으로 턴 온시킴으로써, 외부 전압 VDD의 레벨이 변하더라도 일정한 기준 전압 VREF을 생성할 수 있는 효과가 있다.As described above, the present invention selectively turns on MOS transistors having various gate lengths provided in the operational amplifier according to the level of the external voltage VDD by using the test signal, so that the reference voltage VREF is constant even if the level of the external voltage VDD changes. There is an effect that can generate.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.While the invention has been shown and described with reference to specific embodiments, the invention is not limited thereto, and the invention is not limited to the scope of the invention as defined by the following claims. Those skilled in the art will readily appreciate that modifications and variations can be made.
Claims (11)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060061578A KR20080003048A (en) | 2006-06-30 | 2006-06-30 | Refrence generation circuit |
Applications Claiming Priority (1)
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-
2006
- 2006-06-30 KR KR1020060061578A patent/KR20080003048A/en not_active Application Discontinuation
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