KR100907019B1 - Circuit for reference voltage generator in semiconductor memory apparatus - Google Patents

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김제윤
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Abstract

A reference voltage generating circuit of a semiconductor memory device is provided to obtain a reference voltage of a desired level by controlling a voltage through a voltage level control part, a pull-up part, and a pull-down part. A temperature correcting part delivers an external voltage(VDD) of a fixed level to a pull-up part(210) regardless of a temperature change. A common node outputs a reference voltage. The pull-up part pulls-up a level of the reference voltage. The pull-up part includes three PMOS transistors(P1,P2,P3). A pull-down part(220) pulls-down a level of the reference voltage. The pull-down part includes three NMOS transistors(N1,N2,N3). A voltage level control part(300) includes switching parts(S1~S6). Each switching part is connected between a drain and the common node of each transistor of the pull-up part and the pull-down part. The voltage level control part controls intensity of the pull-up part and the pull-down part in response to test signals(T1~T6).

Description

반도체 메모리 장치의 기준전압 발생회로 {Circuit for Reference Voltage Generator in Semiconductor Memory Apparatus}Circuit for Reference Voltage Generator of Semiconductor Memory Device {Circuit for Reference Voltage Generator in Semiconductor Memory Apparatus}

본 발명은 반도체 메모리 장치의 회로 설계에 관한 것으로서, 더 상세하게는 반도체 메모리 장치의 기준전압 발생회로에 관한 것이다.The present invention relates to a circuit design of a semiconductor memory device, and more particularly to a reference voltage generating circuit of a semiconductor memory device.

종래에 반도체 메모리 장치의 기준전압 발생회로로 사용되었던 위들러 회로(Widlar Reference Circuit)는 도 1에 도시되어 있다. 종래의 위들러 회로(도 1)는 외부전압(VDD)을 인가 받을 때 온도에 따른 변화를 보정하기 위한 온도 보상 부(10)와 온도 보상부(10)에서 전달되는 전달전압(Vtrans)으로부터 원하는 출력(Vref)을 얻을 수 있도록 전압 레벨을 조절하는 전압 제어부(20)로 구성되어 있었다.A Widlar reference circuit, which is conventionally used as a reference voltage generation circuit of a semiconductor memory device, is illustrated in FIG. 1. The conventional Widler circuit (FIG. 1) is a temperature compensation unit 10 for correcting the change according to the temperature when the external voltage (VDD) is applied from the transfer voltage (Vtrans) transmitted from the temperature compensation unit 10 It was comprised by the voltage control part 20 which adjusts a voltage level so that the output Vref can be obtained.

상기 전압 제어부(20)는 풀-업(Pull-up, 21)부를 이루는 피모스 트랜지스터(PA, PB, PC), 풀-다운(Pull-down, 22)부를 이루는 엔모스 트랜지스터(NA, NB, NC) 및 이들을 퓨즈(Fuse)로 연결하는 스위치 레이어(Switch layer, 23)로 구성되어 있었다.The voltage controller 20 may include PMOS transistors PA, PB, and PC, and NMOS transistors NA, NB, and Pl. NC) and a switch layer 23 for connecting them with a fuse.

위들러 회로(도 1)의 출력은 설계 시에 정해지지만 실제 회로에서는 여러가 지 변수에 의하여 설계한 값과 다른 출력이 나올 수 있기 때문에 스위치 레이어(Switch layer, 23)를 이용하여 여러 가지 조합으로 전압 분배를 하여 원하는 레벨의 출력 값을 얻을 수 있도록 하였다.The output of the Widler circuit (FIG. 1) is determined at design time, but the actual circuit may have a different output from the value designed by various variables, so that the switch layer 23 may be used in various combinations. Voltage division was performed to obtain the desired output value.

이 경우 출력 값을 변경하려면 스위치 레이어(23)를 변경하여 마스크 수정(Mask revision)을 수행해야 했다. 한번 마스크 수정을 수행하면 막대한 시간과 비용이 소모되므로 최대한 마스크 수정을 줄이면서 회로의 출력을 변경시키는 것이 중요한 과제가 되었다.In this case, in order to change the output value, it was necessary to change the switch layer 23 to perform a mask revision. Since mask modifications can be very time consuming and expensive, it is important to change the output of the circuit while reducing mask correction as much as possible.

본 발명은 테스트 신호에 의해 제어되는 전압 레벨 조절부를 이루는 각각의 스위칭부를 이용하여 기존의 마스크 수정(Mask revision)을 통하지 않고 원하는 레벨의 기준전압(Vref)을 얻을 수 있는 반도체 메모리 장치의 기준전압 발생회로를 제공함에 그 목적이 있다.The present invention generates a reference voltage of a semiconductor memory device capable of obtaining a reference voltage (Vref) of a desired level without using a mask revision by using each switching unit that forms a voltage level control unit controlled by a test signal. The purpose is to provide a circuit.

본 발명은 테스트 신호와 퓨즈(Fuse)를 이용하여 원하는 레벨의 기준전압(Vref)을 얻을 수 있는 반도체 메모리 장치의 기준전압 발생회로를 제공함에 그 목적이 있다. An object of the present invention is to provide a reference voltage generating circuit of a semiconductor memory device which can obtain a reference voltage Vref having a desired level by using a test signal and a fuse.

본 발명의 실시예에 따른 반도체 메모리 장치의 기준전압 발생회로는 인가된 외부전압을 온도 변화와 무관하게 일정한 레벨의 전달전압으로 전달하는 온도 보상부; 상기 전달전압을 인가 받고, 기준전압의 레벨을 풀-업하는 풀-업부; 상기 기준전압의 레벨을 풀-다운하는 풀-다운부; 테스트 신호를 입력 받아 상기 풀-업부의 풀-업 강도와 상기 풀-다운부의 풀-다운 강도를 조절하여 상기 기준전압을 생성하는 전압 레벨 조절부; 를 포함한다.A reference voltage generation circuit of a semiconductor memory device according to an embodiment of the present invention includes a temperature compensating unit for transferring an applied external voltage to a constant level transfer voltage regardless of temperature change; A pull-up unit receiving the transfer voltage and pulling up a level of a reference voltage; A pull-down unit which pulls down the level of the reference voltage; A voltage level controller configured to generate a reference voltage by receiving a test signal and adjusting a pull-up intensity of the pull-up unit and a pull-down intensity of the pull-down unit; It includes.

본 발명은 테스트 신호에 의해 인에이블 되는 전압 레벨 조절부와 그에 의해 임피던스 값이 조절되는 풀-업부 및 풀-다운부를 이용해 전압 조절을 수행하여 다양한 조합으로 원하는 레벨의 기준전압(Vref)을 얻을 수 있다. According to the present invention, a voltage level adjusting unit enabled by a test signal and a pull-up unit and a pull-down unit whose impedance values are adjusted by performing a voltage adjustment may be used to obtain a reference voltage Vref having a desired level in various combinations. have.

본 발명은 스위칭부를 구성하는 스위치 제어부의 퓨즈(Fuse)를 이용하여 항구적인 기준 전압(Vref)을 생성함으로써 기존의 위들러 회로가 갖는 문제점을 해결하여 막대한 시간과 비용상의 이점을 얻을 수 있다.The present invention can solve the problems of the existing Widler circuit by generating a constant reference voltage (Vref) using the fuse (Fuse) of the switch control unit constituting the switching unit can obtain a huge time and cost advantages.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

본 발명에 따른 반도체 메모리 장치의 기준전압 발생회로의 블록도는 도 2에 도시된 것과 같이 온도 보상부(10), 풀-업부(210), 풀-다운부(220) 및 전압 레벨 조절부(300)를 포함한다.As shown in FIG. 2, a block diagram of the reference voltage generator circuit of the semiconductor memory device according to the present invention includes a temperature compensator 10, a pull-up unit 210, a pull-down unit 220, and a voltage level controller ( 300).

상기 온도 보상부(10)를 나타내는 회로는 도 1에 도시되어 있다. 온도 보상부(10)는 외부전압(VDD)이 인가될 때 양의 온도 계수를 가지는 저항과 음의 온도 계수를 가지는 엔모스 트랜지스터를 이용하여 온도에 따른 전압 레벨의 변화를 보상하는 회로로서 저항(RD)과 엔모스 트랜지스터(ND)로 구성된다. 온도 보상부(10)는 외부전압(VDD)이 인가되면 온도에 따라 전압 레벨이 변하는 것을 보정하여 풀-업부(210)로 전달한다.The circuit representing the temperature compensator 10 is shown in FIG. The temperature compensator 10 is a circuit that compensates for a change in voltage level according to temperature by using a resistor having a positive temperature coefficient and an NMOS transistor having a negative temperature coefficient when an external voltage VDD is applied. RD) and the NMOS transistor ND. When the external voltage VDD is applied, the temperature compensator 10 corrects the change of the voltage level according to the temperature, and transmits it to the pull-up unit 210.

상기 풀-업부(210), 풀-다운부(220) 및 전압 레벨 조절부(300)를 나타내는 회로는 도 3에 도시되어 있다. A circuit representing the pull-up unit 210, the pull-down unit 220, and the voltage level controller 300 is illustrated in FIG. 3.

풀-업부(210)는 도 3에 도시된 것과 같이 세 개의 피모스 트랜지스터(P1, P2, P3)로 구성되고, 풀-다운부(220)는 도 3에 도시된 것과 같이 세 개의 엔모스 트랜지스터(N1, N2, N3)로 구성된다.The pull-up unit 210 includes three PMOS transistors P1, P2, and P3 as illustrated in FIG. 3, and the pull-down unit 220 includes three NMOS transistors as illustrated in FIG. 3. It consists of (N1, N2, N3).

상기 풀-업부(210)와 풀-다운부(220)는 각각 세 개의 트랜지스터로 구성됨을 예로 설명하였으나, 당업자라면 그 수를 변경하여 사용할 수 있음은 당연한 것으로 이해할 수 있을 것이다.Although the pull-up unit 210 and the pull-down unit 220 have been described with three transistors, for example, those skilled in the art may understand that the number may be changed.

테스트 신호에 의해 인에이블 여부가 결정되는 전압 레벨 조절부(300)는 제 1 스위칭부(S1) 내지 제 6 스위칭부(S6)로 구성되며 각각의 스위칭부는 한쪽 단이 상기 풀-업부(210) 또는 풀-다운부(220)를 이루는 트랜지스터와 연결되고 다른 한쪽 단은 기준전압(Vref) 생성 노드(B)에 연결된다. 상기 기준전압 생성 노드(B)를 공통 노드로 하여, 제 1 스위칭부(S1)는 제 1 피모스 트랜지스터(P1)의 드레인 단과 연결되고, 제 2 스위칭부(S2)는 제 2 피모스 트랜지스터(P2)의 드레인 단과 연결되고, 제 3 스위칭부(S3)는 제3 피모스 트랜지스터(P3)의 드레인 단과 각각 연결된다. 마찬가지로 제 4 스위칭부(S4)는 제 1 엔모스 트랜지터(N1)의 드레인 단과 연결되고, 제 5 스위칭부(S5)는 제 2 엔모스 트랜지스터(N2)의 드레인 단과, 제 6 스위칭부(S6)는 제 3 엔모스 트랜지스터(N3)의 드레인 단과 각각 연결된다.The voltage level control unit 300, which is determined by the test signal, is configured as a first switching unit S1 to a sixth switching unit S6, and each switching unit has one end of the pull-up unit 210. Alternatively, the transistor constituting the pull-down unit 220 is connected, and the other end thereof is connected to the reference voltage Vref generation node B. With the reference voltage generating node B as a common node, the first switching unit S1 is connected to the drain terminal of the first PMOS transistor P1, and the second switching unit S2 is connected to the second PMOS transistor ( The drain terminal of P2 is connected, and the third switching unit S3 is connected to the drain terminal of the third PMOS transistor P3, respectively. Similarly, the fourth switching unit S4 is connected to the drain terminal of the first NMOS transistor N1, and the fifth switching unit S5 is connected to the drain terminal of the second NMOS transistor N2 and the sixth switching unit S6. ) Is connected to the drain terminal of the third NMOS transistor N3, respectively.

풀-업부(210)를 이루는 세 개의 피모스 트랜지스터(P1, P2, P3)의 게이트 단은 온도 보상부(10)에서 전달되는 전달전압(Vtrans)을 공통 노드(A)에서 인가받고, 소스 단은 외부전압(VDD)을 인가 받고, 드레인 단은 각각의 스위칭부(S1, S2, S3)와 연결된다. The gate stages of the three PMOS transistors P1, P2, and P3 constituting the pull-up unit 210 receive the transfer voltage Vtrans transmitted from the temperature compensator 10 at the common node A, and the source stage. Is applied with an external voltage VDD, and the drain terminal is connected to each of the switching units S1, S2, and S3.

풀-다운부(220)를 이루는 세 개의 엔모스 트랜지스터(N1, N2, N3)의 게이트 단은 기준전압(Vref) 생성 노드(B)에 연결되고, 소스 단은 접지전압 노드(C)에 연결 되며, 드레인 단은 각각의 스위칭부(S4, S5, S6)와 연결된다.The gate terminals of the three NMOS transistors N1, N2, and N3 constituting the pull-down unit 220 are connected to the reference voltage Vref generation node B, and the source terminal is connected to the ground voltage node C. The drain terminal is connected to each of the switching units S4, S5, and S6.

온도 보상부(10)로부터 일정한 레벨의 전달 전압(Vtrans) 풀-업부(210)에 전달되면 풀-업부(210)와 풀-다운부(220)를 이루는 각각의 트랜지스터의 임피던스 값이 정해진다. 전달전압(Vtrans)을 인가 받아 일정한 임피던스 값을 갖게 된 풀-업부(210)와 풀-다운부(220)는 전압 레벨 조절부(300)를 이루는 스위칭부(S1 내지S6)의 인에이블 여부에 따라서 다양한 임피던스 조합을 갖는다.When the transfer voltage Vtrans pull-up part 210 is transferred from the temperature compensator 10 to a predetermined level, impedance values of the transistors constituting the pull-up part 210 and the pull-down part 220 are determined. The pull-up unit 210 and the pull-down unit 220 having a constant impedance value by receiving the transfer voltage Vtrans may be used to enable or disable the switching units S1 to S6 constituting the voltage level control unit 300. Therefore, it has various impedance combinations.

예를 들어 제 3 스위칭부(S3)와 제 6 스위칭부(S6)가 인에이블 되고 제 1, 제 2, 제 4 및 제 5 스위칭부(S1, S2, S4, S5)가 디세이블 된다면 전달전압(Vtrans)이 제 3 피모스 트랜지스터(P3)와 제 3 엔모스 트랜지스터(N3)의 임피던스 비에 의해 전압 분배되어 기준전압(Vref)을 생성하게 된다.For example, if the third switch S3 and the sixth switch S6 are enabled and the first, second, fourth and fifth switch S1, S2, S4, and S5 are disabled, the transfer voltage Vtrans is divided by the impedance ratio between the third PMOS transistor P3 and the third NMOS transistor N3 to generate the reference voltage Vref.

위와 같이 전압 레벨 조절부(300)를 이루는 각각의 스위칭부(S1 내지 S6)가 인에이블 되는지 여부에 따라 풀-업부(210)와 풀-다운부(220)의 임피던스 값을조절하여 다양한 레벨의 기준전압(Vref)을 생성 시킬 수 있음을 알 수 있다.As described above, the impedance values of the pull-up unit 210 and the pull-down unit 220 are adjusted according to whether each of the switching units S1 to S6 constituting the voltage level controller 300 is enabled. It can be seen that the reference voltage Vref can be generated.

이하에서 상기 전압 레벨 조절부(300)의 구성에 대해 상세하게 살펴보도록 한다.Hereinafter, the configuration of the voltage level controller 300 will be described in detail.

상기 전압 레벨 조절부(300)는 제 1 스위칭부(S1), 제 2 스위칭부(S2), 제 3 스위칭부(S3), 제 4 스위칭부(S4), 제 5 스위칭부(S5), 제 6 스위칭부(S6)로 구성되어있으며 각각의 스위칭부(S1 내지 S6)는 스위치 제어신호(t1 내지 t6)에 의해 턴-온 여부가 결정되는 스위치(312 내지 362)와 테스트 신호(T1 내지 T6)에 따라 상기 스위치(312 내지 362)에 스위치 제어신호(t1 내지 t6)를 전달하는 스위치 제어부(311 내지 361)로 구성된다. 도 4는 상기 전압 레벨 조절부(300)를 이루는 각 각의 스위칭부(S1 내지 S6)의 회로의 실시예를 도시한 것이다. 제 1 스위칭부 내지 제 6 스위칭부(S1 내지 S6)는 각각 동일한 회로로 구성된다.The voltage level controller 300 includes a first switching unit S1, a second switching unit S2, a third switching unit S3, a fourth switching unit S4, a fifth switching unit S5, and a fifth switching unit S5. Each of the switching units S1 to S6 includes switches 312 to 362 and test signals T1 to T6, which are determined to be turned on by the switch control signals t1 to t6. The switch control unit 311 to 361 transmits the switch control signals t1 to t6 to the switches 312 to 362. 4 illustrates an embodiment of a circuit of each of the switching units S1 to S6 constituting the voltage level adjusting unit 300. The first to sixth switches S1 to S6 are each configured of the same circuit.

각각의 스위칭부(S1 내지 S6)는 스위치(312 내지 362)와 스위치 제어부(311 내지 361)로 구성되어있다.Each switching unit S1 to S6 is composed of switches 312 to 362 and switch control units 311 to 361.

각각의 스위치(312 내지 362)는 인버터(IV)와 패스게이트(PG)로 구성되어 있고, 각각의 스위치 제어부(311 내지 361)로부터 턴-온 여부를 결정하는 스위치 제어신호(t1, t2, t3, t4, t5, t6)를 전달 받게 된다. 각각의 스위치(312 내지 362)는 풀-업부(210)와 풀-다운부(220)를 이루는 각각의 트랜지스터(P1, P2, P3, N1, N2, N3)의 드레인 단과 기준전압(Vref) 생성 노드(B)에 연결된다. 제 1 스위칭부(S1)를 이루는 스위치는 a1 노드와 b1 노드 사이에 연결되고, 제 2 스위칭부(S2)를 이루는 스위치는 a2 노드와 b2 노드 사이에 연결된다. 마찬가지로 제 3 내지 제 6 스위칭부(S3 내지 S6)의 스위치들도 각각의 노드들(a3 와 b3, a4 와 b4, a5 와 b5, a6 와 b6)과 연결된다.Each of the switches 312 to 362 includes an inverter IV and a pass gate PG, and switch control signals t1, t2, and t3 for determining whether to turn on from the respective switch controllers 311 to 361. , t4, t5, t6). Each switch 312 to 362 generates a drain terminal and a reference voltage Vref of each of the transistors P1, P2, P3, N1, N2, and N3 constituting the pull-up unit 210 and the pull-down unit 220. It is connected to node B. The switch constituting the first switching unit S1 is connected between the node a1 and the node b1, and the switch constituting the second switching unit S2 is connected between the node a2 and the node b2. Similarly, the switches of the third to sixth switching units S3 to S6 are also connected to the nodes a3 and b3, a4 and b4, a5 and b5, and a6 and b6.

스위치 제어부(311 내지 361)는 게이트 단에 테스트 신호(T1 내지 T6)가 인가되고, 소스 단에 외부전압(VDD)이 인가되며, 드레인 단이 퓨즈(Fuse)와 연결되는 피모스 트랜지스터(Pt)와 피모스 트랜지스터(Pt)의 드레인 단과 접지 단 사이를 연결하는 퓨즈(Fuse)로 구성된다. 본 발명에서는 피모스 트랜지스터를 실시예로 설명하고 있으나 엔모스 트랜지스터로도 동일한 기능을 수행할 수 있음을 이해할 수 있을 것이다.In the switch controllers 311 to 361, test signals T1 to T6 are applied to a gate terminal, an external voltage VDD is applied to a source terminal, and a PMOS transistor Pt having a drain terminal connected to a fuse. And a fuse connected between the drain terminal and the ground terminal of the PMOS transistor Pt. Although the PMOS transistor is described as an embodiment in the present invention, it will be understood that the same function may be performed with the NMOS transistor.

제 1 스위칭부(S1)의 동작에 대해 살펴보면, 스위치 제어부(311)에 하이 레 벨의 테스트 신호(T1)를 인가하면 피모스 트랜지스터(Pt)는 턴-오프 되고, 하이 레벨의 제어신호(t1)가 스위치(312)에 전달된다. 하이 레벨의 제어신호(t1)를 전달 받은 스위치(312)의 패스게이트(PG)는 열리게 되고, 스위치(312)는 턴-온 된다.Referring to the operation of the first switching unit S1, when the high level test signal T1 is applied to the switch control unit 311, the PMOS transistor Pt is turned off and the high level control signal t1 is applied. Is delivered to the switch 312. The pass gate PG of the switch 312 receiving the high level control signal t1 is opened, and the switch 312 is turned on.

반대로 상기 스위치 제어부(311)에 로우 레벨의 테스트 신호(T1)를 인가하면 피모스 트랜지스터(Pt)는 턴-온 되고, 로우 레벨의 제어신호(t1)가 상기 스위치(312)에 전달 된다. 로우 레벨의 제어 신호(t1)를 전달 받은 상기 스위치(312)의 패스게이트(PG)는 끊기게 되고, 스위치(312)는 턴-오프 된다.On the contrary, when the low level test signal T1 is applied to the switch controller 311, the PMOS transistor Pt is turned on and the low level control signal t1 is transmitted to the switch 312. The pass gate PG of the switch 312 receiving the low level control signal t1 is disconnected and the switch 312 is turned off.

상기 테스트가 종료되면 테스트 신호는 로우 레벨로 고정된다. 제 1 스위칭부(S1)의 스위치(312)의 경우 테스트 신호(T1)가 로우 레벨로 고정되면 로우 레벨의 제어 신호(t1)를 받게 되어 패스 게이트(PG)가 끊기게 되어 턴-오프 된다. 이 경우 스위치 제어부(311)의 퓨즈(Fuse)를 끊으면 외부전압(VDD)이 그대로 스위치(311)에 전달되어 스위치(311)를 턴-온 시킬 수 있다. When the test ends, the test signal is fixed at a low level. In the case of the switch 312 of the first switching unit S1, when the test signal T1 is fixed at the low level, the control signal t1 of the low level is received and the pass gate PG is cut off and turned off. In this case, when the fuse of the switch control unit 311 is blown, the external voltage VDD is transferred to the switch 311 as it is to turn on the switch 311.

제 2 스위칭부 내지 제 6 스위칭부(S2 내지 S6) 또한 제 1 스위칭부(S1)와 동일한 동작을 수행하게 된다.The second to sixth switching units S2 to S6 also perform the same operation as the first switching unit S1.

따라서 테스트 신호(T1 내지 T6)를 인가 받은 각각의 스위치 제어부(311내지 361)가 각각의 스위치(312 내지 362)에 제어신호(t1 내지 t6)를 전달하여 전압 레벨 조절부(300)를 이루는 각각의 스위칭부(S1 내지 S6)의 인에이블 여부를 결정할 수 있게 되고, 각각의 스위칭부(S1 내지 S6)의 인에이블 여부에 따라 풀-업부(210)와 풀-다운부(220)가 갖는 임피던스를 다양하게 조합할 수 있게 되어 원하는 레벨의 기준전압(Vref)을 생성할 수 있게 된다.Accordingly, each of the switch controllers 311 to 361 receiving the test signals T1 to T6 transmits the control signals t1 to t6 to the respective switches 312 to 362 to form the voltage level controller 300. It is possible to determine whether to enable the switching unit (S1 to S6) of the, and the impedance of the pull-up unit 210 and the pull-down unit 220 according to whether each of the switching unit (S1 to S6) is enabled Can be combined in various ways to generate a reference voltage Vref of a desired level.

따라서 테스트 신호(T1 내지 T6)를 통해 원하는 레벨의 기준전압(Vref)을 생성 할 수 있는 임피던스 조합을 구성하고 스위칭부(S1 내지 S6)에 구비된 각각의 스위치(312 내지 362)의 턴-온 여부를 각각의 스위치 제어부(311 내지 361)에 구비된 퓨즈(Fuse)를 이용하여 확정함으로써, 항구적인 기준전압(Vref)을 생성할 수 있다는 것으로 본 발명을 이해할 수 있다. Therefore, a combination of impedances capable of generating a reference voltage Vref having a desired level through the test signals T1 through T6 is configured, and the turn-on of each of the switches 312 through 362 provided in the switching units S1 through S6 is turned on. The present invention can be understood as determining whether the reference voltage Vref can be generated by determining whether or not the fuse is provided in each of the switch controllers 311 to 361.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features, the embodiments described above should be understood as illustrative and not restrictive in all aspects. Should be. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

도 1은 종래의 위들러 회로,1 is a conventional Widler circuit,

도 2는 본 발명에 따른 반도체 메모리 장치의 기준전압 발생회로의 블록도,2 is a block diagram of a reference voltage generation circuit of a semiconductor memory device according to the present invention;

도 3은 도 2에 도시된 풀-업부, 풀-다운부, 전압 레벨 조절부의 회로도,3 is a circuit diagram of a pull-up part, a pull-down part, and a voltage level adjusting part shown in FIG. 2;

도 4는 도 3에 도시된 전압 레벨 조절부를 이루는 각각의 스위칭부의 회로도. 4 is a circuit diagram of each switching unit forming a voltage level adjusting unit shown in FIG.

< 도면의 주요부분에 대한 부호의 설명 > <Description of Symbols for Major Parts of Drawings>

210: 풀-업부 220: 풀-다운부 210: pull-up part 220: pull-down part

300: 전압 레벨 조절부 300: voltage level control unit

310 내지 360: 제 1 스위칭부 내지 제 6 스위칭부 310 to 360: first to sixth switching unit

311 내지 361: 스위치 제어부 311 to 361: switch control unit

312 내지 362: 스위치 312 to 362: switch

Claims (13)

인가된 외부전압을 온도 변화와 무관하게 일정한 레벨의 전달전압으로 전달하는 온도 보상부;A temperature compensating unit for transferring the applied external voltage to a transfer voltage having a constant level regardless of temperature change; 기준전압이 출력되는 공통 노드;A common node for outputting a reference voltage; 게이트로 상기 전달전압을 인가받고 소스 단으로 상기 외부전압을 인가받는 복수개의 트랜지스터를 구비하여 상기 기준전압의 레벨을 풀-업하는 풀-업부;A pull-up part including a plurality of transistors receiving the transfer voltage through a gate and the external voltage through a source terminal, to pull up the level of the reference voltage; 게이트 단이 상기 공통 노드에 연결되고, 소스 단이 접지전압 노드와 연결되는 복수개의 트랜지스터를 구비하여 상기 기준전압의 레벨을 풀-다운하는 풀-다운부; 및A pull-down unit having a plurality of transistors having a gate terminal connected to the common node and a source terminal connected to a ground voltage node to pull down the level of the reference voltage; And 테스트 신호를 입력받고 상기 풀-업부 및 상기 풀-다운부를 구성하는 상기 복수개의 트랜지스터 각각의 드레인 단과 상기 공통 노드 사이에 연결되는 스위칭부를 구비하며, 상기 테스트 신호에 응답하여 상기 풀-업부의 풀-업 강도와 상기 풀-다운부의 풀-다운 강도를 조절하는 전압 레벨 조절부; 를 포함하는 반도체 메모리 장치의 기준전압 발생회로.A switch configured to receive a test signal and be connected between a drain terminal of each of the plurality of transistors constituting the pull-up unit and the pull-down unit and the common node, and the pull-up unit pull-up in response to the test signal; A voltage level adjusting unit controlling an up intensity and a pull-down intensity of the pull-down unit; A reference voltage generation circuit of a semiconductor memory device comprising a. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 스위칭부는,The switching unit, 상기 테스트 신호를 인가 받아 스위치 제어신호를 제공하는 스위치 제어부; 및 A switch controller configured to receive the test signal and provide a switch control signal; And 상기 스위치 제어신호에 의해 턴-온 여부가 결정되는 스위치; 로 구성되고, A switch determining whether to turn on by the switch control signal; Consisting of, 상기 스위치는 각각 상기 복수개의 트랜지스터의 드레인 단과 상기 공통 노드 사이에 연결되는 것을 특징으로 하는 반도체 메모리 장치의 기준전압 발생회로.And the switches are connected between the drain terminals of the plurality of transistors and the common node, respectively. 제 3 항에 있어서, The method of claim 3, wherein 상기 스위치 제어부는,The switch control unit, 상기 테스트 신호가 게이트로 입력되고, 상기 외부전압이 소스 단으로 인가 되는 트랜지스터; 및A transistor in which the test signal is input to a gate and the external voltage is applied to a source terminal; And 상기 트랜지스터의 드레인 단과 접지전압 단 사이에 연결되는 퓨즈; 로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 기준전압 발생회로.A fuse connected between the drain terminal of the transistor and a ground voltage terminal; A reference voltage generation circuit of a semiconductor memory device, characterized in that consisting of. 인가된 외부전압을 온도 변화와 무관하게 일정한 레벨의 전달전압으로 전달하는 온도 보상부;A temperature compensating unit for transferring the applied external voltage to a transfer voltage having a constant level regardless of temperature change; 기준전압이 생성되는 공통 노드;A common node for generating a reference voltage; 상기 전달전압을 게이트로 인가 받고, 소스 단으로 상기 외부전압을 인가 받는 제 1 피모스 트랜지스터;A first PMOS transistor receiving the transfer voltage through a gate and receiving the external voltage through a source terminal; 상기 전달전압을 게이트로 인가 받고, 소스 단으로 상기 외부전압을 인가 받는 제 2 피모스 트랜지스터;A second PMOS transistor receiving the transfer voltage through a gate and receiving the external voltage through a source terminal; 게이트 단이 상기 공통 노드와 연결되고, 소스 단이 접지전압 단과 연결되는 제 1 엔모스 트랜지스터;A first NMOS transistor having a gate terminal connected to the common node and a source terminal connected to a ground voltage terminal; 게이트 단이 상기 공통 노드와 연결되고, 소스 단이 접지전압 단과 연결되는 제 2 엔모스 트랜지스터;A second NMOS transistor having a gate terminal connected to the common node and a source terminal connected to a ground voltage terminal; 제 1 테스트 신호에 응답하여, 상기 제 1 피모스 트랜지스터의 드레인 단과 상기 공통 노드의 접속 여부를 제어하는 제 1 스위칭부;A first switching unit controlling whether a drain terminal of the first PMOS transistor and the common node are connected in response to a first test signal; 제 2 테스트 신호에 응답하여, 상기 제 2 피모스 트랜지스터의 드레인 단과 상기 공통 노드의 접속 여부를 제어하는 제 2 스위칭부;A second switching unit controlling whether a drain terminal of the second PMOS transistor and the common node are connected in response to a second test signal; 제 3 테스트 신호에 응답하여, 상기 제 1 엔모스 트랜지스터의 드레인 단과 상기 공통 노드의 접속 여부를 제어하는 제 3 스위칭부; 및A third switching unit configured to control whether a drain terminal of the first NMOS transistor and the common node are connected in response to a third test signal; And 제 4 테스트 신호에 응답하여, 상기 제 2 엔모스 트랜지스터의 드레인 단과 상기 공통 노드의 접속 여부를 제어하는 제 4 스위칭부; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기준전압 발생회로.A fourth switching unit controlling whether a drain terminal of the second NMOS transistor and the common node are connected in response to a fourth test signal; A reference voltage generation circuit of a semiconductor memory device comprising a. 제 5 항에 있어서,The method of claim 5, wherein 상기 제 1 스위칭부는,The first switching unit, 상기 제 1 테스트 신호를 인가 받아 제 1 스위치 제어신호를 제공하는 제 1 스위치 제어부; 및A first switch controller configured to receive the first test signal and provide a first switch control signal; And 상기 제 1 스위치 제어신호에 의해 턴-온 여부가 결정되고, 상기 제 1 피모스 트랜지스터의 드레인 단과 상기 공통 노드 사이에 연결되는 제 1 스위치; 로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 기준전압 발생회로.A first switch that is turned on by the first switch control signal and is connected between a drain terminal of the first PMOS transistor and the common node; A reference voltage generation circuit of a semiconductor memory device, characterized in that consisting of. 제 6 항에 있어서,The method of claim 6, 상기 제 1 스위치 제어부는,The first switch control unit, 상기 제 1 테스트 신호가 게이트로 입력되고, 상기 외부전압이 소스 단으로 인가 되는 트랜지스터; 및 A transistor for inputting the first test signal to a gate and applying the external voltage to a source terminal; And 상기 트랜지스터의 드레인 단과 접지전압 단 사이에 연결되는 퓨즈; 로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 기준전압 발생회로.A fuse connected between the drain terminal of the transistor and a ground voltage terminal; A reference voltage generation circuit of a semiconductor memory device, characterized in that consisting of. 제 5 항에 있어서,The method of claim 5, wherein 상기 제 2 스위칭부는,The second switching unit, 상기 제 2 테스트 신호를 인가 받아 제 2 스위치 제어신호를 제공하는 제 2 스위치 제어부; 및A second switch controller configured to receive the second test signal and provide a second switch control signal; And 상기 제 2 스위치 제어신호에 의해 턴-온 여부가 결정되고, 상기 제 2 피모스 트랜지스터의 드레인 단과 상기 공통 노드 사이에 연결되는 제 2 스위치; 로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 기준전압 발생회로.A second switch that is turned on by the second switch control signal and is connected between the drain terminal of the second PMOS transistor and the common node; A reference voltage generation circuit of a semiconductor memory device, characterized in that consisting of. 제 8 항에 있어서,The method of claim 8, 상기 제 2 스위치 제어부는,The second switch control unit, 상기 제 2 테스트 신호가 게이트로 입력되고, 상기 외부전압이 소스 단으로 인가 되는 트랜지스터; 및 A transistor to which the second test signal is input to a gate and the external voltage is applied to a source terminal; And 상기 트랜지스터의 드레인 단과 접지전압 단 사이에 연결되는 퓨즈; 로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 기준전압 발생회로.A fuse connected between the drain terminal of the transistor and a ground voltage terminal; A reference voltage generation circuit of a semiconductor memory device, characterized in that consisting of. 제 5 항에 있어서,The method of claim 5, wherein 상기 제 3 스위칭부는,The third switching unit, 상기 제 3 테스트 신호를 인가 받아 제 3 스위치 제어신호를 제공하는 제 3 스위치 제어부; 및A third switch controller configured to receive the third test signal and provide a third switch control signal; And 상기 제 3 스위치 제어신호에 의해 턴-온 여부가 결정되고, 상기 제 1 엔모스 트랜지스터의 드레인 단과 상기 공통 노드 사이에 연결되는 제 3 스위치; 로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 기준전압 발생회로.A third switch that is turned on by the third switch control signal and is connected between the drain terminal of the first NMOS transistor and the common node; A reference voltage generation circuit of a semiconductor memory device, characterized in that consisting of. 제 10 항에 있어서,The method of claim 10, 상기 제 3 스위치 제어부는,The third switch control unit, 상기 제 3 테스트 신호가 게이트로 입력되고, 상기 외부전압이 소스 단으로 인가 되는 트랜지스터; 및 A transistor in which the third test signal is input to a gate and the external voltage is applied to a source terminal; And 상기 트랜지스터의 드레인 단과 접지전압 단 사이에 연결되는 퓨즈; 로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 기준전압 발생회로.A fuse connected between the drain terminal of the transistor and a ground voltage terminal; A reference voltage generation circuit of a semiconductor memory device, characterized in that consisting of. 제 5 항에 있어서,The method of claim 5, wherein 상기 제 4 스위칭부는,The fourth switching unit, 상기 제 4 테스트 신호를 인가 받아 제 4 스위치 제어신호를 제공하는 제 4 스위치 제어부; 및A fourth switch controller configured to receive the fourth test signal and provide a fourth switch control signal; And 상기 제 4 스위치 제어신호에 의해 턴-온 여부가 결정되고, 상기 제 2 엔모스 트랜지스터의 드레인 단과 상기 공통 노드 사이에 연결되는 제 4 스위치; 로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 기준전압 발생회로.A fourth switch that is turned on by the fourth switch control signal and is connected between the drain terminal of the second NMOS transistor and the common node; A reference voltage generation circuit of a semiconductor memory device, characterized in that consisting of. 제 12 항에 있어서,The method of claim 12, 상기 제 4 스위치 제어부는,The fourth switch control unit, 상기 제 4 테스트 신호가 게이트로 입력되고, 상기 외부전압이 소스 단으로 인가 되는 트랜지스터; 및 A transistor for inputting the fourth test signal to the gate and applying the external voltage to the source terminal; And 상기 트랜지스터의 드레인 단과 접지전압 단 사이에 연결되는 퓨즈; 로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 기준전압 발생회로.A fuse connected between the drain terminal of the transistor and a ground voltage terminal; A reference voltage generation circuit of a semiconductor memory device, characterized in that consisting of.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000003355A (en) * 1998-06-27 2000-01-15 김영환 Inner voltage generation circuit and method of semiconductor device by using test pad
KR20080003048A (en) * 2006-06-30 2008-01-07 주식회사 하이닉스반도체 Refrence generation circuit

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