KR20030054067A - 반도체 소자의 캐패시터 형성 방법 - Google Patents

반도체 소자의 캐패시터 형성 방법 Download PDF

Info

Publication number
KR20030054067A
KR20030054067A KR1020010084163A KR20010084163A KR20030054067A KR 20030054067 A KR20030054067 A KR 20030054067A KR 1020010084163 A KR1020010084163 A KR 1020010084163A KR 20010084163 A KR20010084163 A KR 20010084163A KR 20030054067 A KR20030054067 A KR 20030054067A
Authority
KR
South Korea
Prior art keywords
forming
capacitor
metal layer
upper electrode
diffusion barrier
Prior art date
Application number
KR1020010084163A
Other languages
English (en)
Other versions
KR100424183B1 (ko
Inventor
정이선
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2001-0084163A priority Critical patent/KR100424183B1/ko
Publication of KR20030054067A publication Critical patent/KR20030054067A/ko
Application granted granted Critical
Publication of KR100424183B1 publication Critical patent/KR100424183B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
    • H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 캐패시터 형성 방법에 관한 것으로서, 금속-절연체-금속(MIM)형 캐패시터의 표면적을 증가시켜 정전용량을 증가시키기 위한 것이다. 본 발명의 방법에 따르면, 비아 홀의 표면을 따라 하부 전극용 확산 방지막과 유전체막과 상부 전극용 금속층이 순차적으로 형성된다. 비아 홀은 듀얼 다마신 공정에 사용되는 것이며, 하부 전극과 상부 전극은 티타늄(Ti), 질화티타늄(TiN), 탄탈룸(Ta), 질화탄탈룸(TaN) 등으로 형성된다. 유전체막은 유전체 물질을 전면 증착한 후 캐패시터 영역에만 남도록 에치 백하여 형성되며, 산화탄탈룸(Ta2O5)과 같은 고 유전율의 유전체 물질 뿐만 아니라 중간 정도의 유전율을 가지는 물질도 사용할 수 있다.

Description

반도체 소자의 캐패시터 형성 방법 {METHOD FOR FORMING CAPACITOR OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 캐패시터 형성 방법에 관한 것으로서, 보다 구체적으로는 금속-절연체-금속(Metal-Insulator-Metal; MIM)형의 캐패시터 형성 방법에 관한 것이다.
종래의 MIM형 캐패시터는 산화막이나 질화막 등 중간 정도의 유전율을 가지는 유전체 물질을 이용하거나, 정전용량을 증가시키기 위하여 고 유전율의 유전체 물질을 사용하여 평판형으로 형성하였다.
도 1a 내지 도 1e에 종래기술에 따른 캐패시터 형성 방법을 도시하였다.
먼저, 도 1a를 참조하면, 하부 금속 배선(11) 위에 층간 절연막(12)을 증착한 후 듀얼 다마신(dual damascene) 공정에 사용되는 비아 홀(12a)을 형성한다. 이어서, 비아 홀(12a)의 내벽을 포함하여 결과물 전체 표면에 확산 방지막(13)을 증착한다. 이 때의 확산 방지막(13)으로는 질화티타늄(TiN), 탄탈룸(Ta), 질화탄탈룸(TaN) 등을 사용할 수 있다.
그 다음, 도 1b에 도시된 바와 같이, 비아 홀을 채우도록 확산 방지막(13) 위에 상부 금속 배선용 금속층(14)을 증착한다. 이 때의 금속층(14)은 예를 들어 구리를 사용할 수 있다.
이어서, 도 1c에 도시된 바와 같이, 증착된 금속층을 평탄화하여 비아 홀을 채우는 상부 금속 배선(14a)을 형성한 후, 결과물 전면에 또 다른 금속층(15)을 증착한다. 이 때 증착되는 금속층(15)은 추후 캐패시터의 하부 전극으로 사용되며, 질화티타늄(TiN), 탄탈룸(Ta), 질화탄탈룸(TaN) 등으로 형성 가능하다.
계속해서, 도 1d에 도시된 바와 같이, 하부 전극으로 사용될 금속층(15) 위에 유전체막(16)과 상부 전극용 금속층(17)을 순차적으로 증착한 후 패터닝하여 평판형 캐패시터(10)를 형성한다. 유전체막(16)은 예를 들어 산화탄탈룸(Ta2O5), 산화하프늄(HfO2), 산화알루미늄(Al2O3), 산화지르코늄(ZrO2), 비에스티(BST; Ba, Sr, Ti) 등의 고 유전율을 갖는 유전체 물질을 사용하며, 상부 전극용 금속층(17)은 하부 전극용 금속층(15)과 마찬가지로 질화티타늄(TiN), 탄탈룸(Ta), 질화탄탈룸(TaN) 등을 사용한다.
그리고 나서, 도 1e에 도시된 바와 같이, 평판형 캐패시터(10)를 포함하는 결과물 전면에 층간 절연막(18)을 형성하고, 상부 전극(17)과 하부 전극(15)의 일부 영역이 각각 노출되도록 층간 절연막(18)에 컨택 홀을 형성한 후, 컨택 홀 내부에 플러그(19a)를 형성한다. 이어서, 플러그(19a)와 연결되는 전극 패드(19b)를 형성한다.
이상 설명한 종래의 캐패시터 형성 방법은 평판형으로 캐패시터를 제조하기 때문에 원하는 정전용량을 확보하기 위하여 넓은 면적을 필요로 한다는 단점이 있다. 그로 인하여, 산화막이나 질화막과 같이 저비용이면서 중간 정도의 유전율을 가지는 유전체 물질을 이용하는데 제약이 따른다.
따라서, 본 발명은 이러한 종래기술에서의 제반 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 캐패시터의 표면적을 증가시켜 정전용량을 증가시킬 수 있는 반도체 소자의 캐패시터 형성 방법을 제공하기 위한 것이다.
본 발명의 다른 목적은 중간 정도의 유전율을 가지는 유전체 물질을 사용하더라도 충분히 정전용량을 확보할 수 있는 반도체 소자의 캐패시터 형성 방법을 제공하기 위한 것이다.
도 1a 내지 도 1e는 종래기술에 따른 캐패시터 형성 방법을 나타내는 공정 단면도이다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 캐패시터 형성 방법을 나타내는 공정 단면도이다.
도 3a 및 도 3b는 각각 종래기술 및 본 발명의 실시예에 따른 캐패시터의 면적 비교도이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 20: 캐패시터11, 15a, 21: 금속 배선
12a, 12b, 22, 22a: 층간 절연막13, 23: 비아 홀
14: 확산 방지막16a, 16b: 캐패시터 전극
17: 유전체막18: 플러그
19: 전극 패드
이러한 목적을 달성하기 위하여, 본 발명은 비아 홀의 표면을 따라 하부 전극용 확산 방지막과 유전체막과 상부 전극용 금속층을 순차적으로 형성하는 반도체 소자의 캐패시터 형성 방법을 제공한다.
본 발명에 따른 캐패시터 형성 방법은, 하부 금속 배선 위에 제1 층간 절연막을 증착하고 제1 층간 절연막에 비아 홀을 형성하는 단계와, 비아 홀의 내벽을 포함하여 결과물 전면에 캐패시터의 하부 전극으로 사용될 확산 방지막을 형성하는 단계와, 확산 방지막 위의 캐패시터 영역에 유전체막을 형성하는 단계와, 유전체막을 포함하여 결과물 전면에 캐패시터의 상부 전극으로 사용될 금속층을 형성하는 단계와, 비아 홀 내부를 채우도록 상부 금속 배선을 형성하는 단계와, 캐패시터 영역의 상부 전극용 금속층과 나머지 영역의 상부 전극용 금속층이 분리되도록 상부 전극용 금속층의 일부를 선택적으로 제거하여 하부 전극용 확산 방지막, 유전체막, 캐패시터 영역의 상부 전극용 금속층으로 구성된 캐패시터를 얻는 단계와, 캐패시터를 포함하는 결과물 전면에 제2 층간 절연막을 형성하고 상부 전극용 금속층과 하부 전극용 확산 방지막의 일부 영역이 각각 노출되도록 제2 층간 절연막에 컨택 홀을 형성하는 단계와, 컨택 홀 내부에 플러그를 형성하고 플러그와 연결되는 전극 패드를 형성하는 단계로 이루어진다.
본 발명에 따른 캐패시터 형성 방법에 있어서, 비아 홀은 듀얼 다마신 공정에 사용되는 비아 홀인 것이 바람직하며, 하부 전극용 확산 방지막과 상부 전극용 금속층은 티타늄(Ti), 질화티타늄(TiN), 탄탈룸(Ta), 질화탄탈룸(TaN) 중의 어느 하나로 형성하고, 화학적 기상 증착, 원자층 증착, 스퍼터 중의 어느 하나의 증착법을 이용하여 형성하는 것이 바람직하다.
또한, 본 발명의 캐패시터 형성 방법에 있어서, 유전체막의 형성 단계는 하부 전극용 확산 방지막 위에 유전체 물질을 전면 증착하는 단계와 유전체 물질이 캐패시터 영역에만 남도록 유전체 물질을 선택적으로 식각하는 단계를 포함할 수 있으며, 유전체 물질은 산화탄탈룸(Ta2O5), 질화산화탄탈룸(TaON), 산화하프늄(HfO2), 산화알루미늄(Al2O3), 산화지르코늄(ZrO2), 비에스티(BST; Ba, Sr, Ti) 중의 어느 하나이거나, 산화막 또는 질화막인 것이 바람직하다. 유전체막의 형성 단계는 유전체 물질의 증착 단계 후 플라즈마나 자외선 오존을 이용하거나 두가지를 동시에 이용하는 어닐 단계를 더 포함할 수 있으며, 유전체 물질의 선택적 식각 단계는 에치 백 공정을 이용하는 것이 바람직하다.
또한, 상부 금속 배선의 형성 단계는 상부 전극용 금속층 전면에 구리를 증착하는 단계와 화학적 기계적 연마 공정으로 구리를 평탄화하는 단계를 포함할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다. 각 도면은 도면의 명확한 이해를 돕기 위해 개략적으로 도시되었음을 밝혀둔다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 캐패시터 형성 방법을 나타내는 공정 단면도이다.
먼저, 도 2a를 참조하면, 하부 금속 배선(21) 위에 층간 절연막(22)을 증착한 후 듀얼 다마신(dual damascene) 공정에 사용되는 비아 홀(22a)을 형성한다. 이어서, 비아 홀(22a)의 내벽을 포함하여 결과물 전체 표면에 확산 방지막(23)을 증착한다. 이 때 증착되는 확산 방지막(23)은 이후 캐패시터의 하부 전극으로 사용되며, 티타늄(Ti), 질화티타늄(TiN), 탄탈룸(Ta), 질화탄탈룸(TaN) 등으로 형성될 수 있다. 또한, 확산 방지막(23)의 증착 방법으로는 화학적 기상 증착(Chemical Vapor Deposition; CVD), 원자층 증착(Atomic Layer Deposition; ALD), 스퍼터(sputter) 등을 사용할 수 있다.
그 다음, 도 2b에 도시된 바와 같이, 확산 방지막(23) 위에 유전체 물질을 증착하여 유전체막(24)을 형성한다. 이 때 사용되는 유전체 물질은 산화탄탈룸(Ta2O5), 질화산화탄탈룸(TaON), 산화하프늄(HfO2), 산화알루미늄(Al2O3), 산화지르코늄(ZrO2), 비에스티(BST; Ba, Sr, Ti) 등의 고 유전율을 가지는 유전체 물질 뿐만 아니라 산화막 또는 질화막과 같이 중간 정도의 유전율을 가지는 유전체 물질도 가능하다. 유전체 물질의 증착 후, 플라즈마나 자외선 오존을 이용하거나 또는 두가지를 동시에 이용하면서 어닐(anneal) 공정을 수행할 수 있다.
이어서, 도 2c에 도시된 바와 같이, 증착된 유전체막을 선택적으로 식각하여캐패시터 영역(A)에만 유전체막(24a)을 남긴다. 이 때, 캐패시터 영역(A)을 가리는 식각 마스크(25)와 에치 백(etch back) 방법을 사용한다.
계속해서, 도 2d에 도시된 바와 같이, 캐패시터 영역(A)에 형성된 유전체막(24a)을 포함하여 결과물 전면에 캐패시터의 상부 전극으로 사용될 금속층(26)을 증착한다. 하부 전극으로 사용될 확산 방지막(23)과 마찬가지로, 상부 전극용 금속층(26)도 티타늄(Ti), 질화티타늄(TiN), 탄탈룸(Ta), 질화탄탈룸(TaN) 등으로 형성할 수 있다. 또한, 화학적 기상 증착(CVD), 원자층 증착(ALD), 스퍼터 등을 사용하여 증착 공정을 진행할 수 있다.
그리고 나서, 도 2e에 도시된 바와 같이, 각각의 비아 홀 내부를 채우도록 상부 금속 배선(27)을 형성한다. 상부 금속 배선(27)은 상부 전극용 금속층(26) 전면에 구리를 증착하고 화학적 기계적 연마(CMP) 공정으로 평탄화하여 형성한다.
이어서, 도 2f에 도시된 바와 같이, 상부 전극용 금속층(26)의 일부를 선택적으로 식각하여 제거한다. 그 결과, 캐패시터 영역의 상부 전극용 금속층(26a)이 나머지 영역의 금속층(26b)과 분리되며, 하부 전극(23), 유전체막(24a), 상부 전극(26a)으로 구성되는 캐패시터(20)가 완성된다. 참조번호 28번은 이 때 사용되는 식각 마스크를 가리킨다.
그리고 나서, 도 2g에 도시된 바와 같이, 캐패시터(20)를 포함하는 결과물 전면에 층간 절연막(29)을 형성하고, 캐패시터(20)의 상부 전극(26a)과 하부 전극(23)의 일부 영역이 각각 노출되도록 층간 절연막(29)에 컨택 홀을 형성한 후, 컨택 홀 내부에 플러그(30)를 형성한다. 이어서, 플러그(30)와 연결되는 전극패드(31)를 형성한다.
이상과 같은 방법으로 형성된 캐패시터는 종래의 평판 캐패시터에 비하여 약 400% 이상 증가한 정전용량을 가지게 된다. 도 3a 및 도 3b는 각각 종래기술 및 본 발명의 실시예에 따른 캐패시터의 면적 비교도이다.
도 3a에 도시된 바와 같이 종래의 평판 캐패시터가 가로 a, 세로 a의 크기를 가지도록 형성된다면, 즉 캐패시터의 면적이 a2이라면, 도 3b에 도시된 본 실시예의 캐패시터는 종래와 동일한 영역에 형성되지만 깊이 a의 비아 홀 내부를 따라 형성되므로 5a2의 표면적을 가지게 된다. 따라서, 동일한 영역에 형성되는 두 캐패시터를 비교해 보면, 본 실시예의 캐패시터가 종래의 캐패시터에 비하여 약 400% 증가한 표면적을 가지며, 그에 따라 정전용량도 증가하게 됨을 알 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 캐패시터 형성 방법은 캐패시터의 표면적을 증가시켜 정전용량을 증가시킬 수 있다. 즉, 종래보다 캐패시터 영역을 더 차지하지 않으면서 정전용량을 증가시킬 수 있고, 동일한 정전용량의 캐패시터를 훨씬 작은 영역에 형성할 수 있다. 또한, 양자를 적절히 조절함으로써 캐패시터 형성 영역을 줄이면서 동시에 정전용량을 증가시키는 것도 가능하다.
따라서, 칩 크기의 축소가 가능하고, 고 정전용량 캐피시터를 한 칩에 구현할 수 있으며, 유전체막의 두께를 증가시켜 고 전압용 소자에 적용할 수 있을 뿐만 아니라, 고 유전율의 유전체 물질을 중간 정도의 유전율을 가지는 유전체 물질로대체하여 사용할 수 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (12)

  1. 하부 금속 배선 위에 제1 층간 절연막을 증착하고 상기 제1 층간 절연막에 비아 홀을 형성하는 단계;
    상기 비아 홀의 내벽을 포함하여 결과물 전면에 캐패시터의 하부 전극으로 사용될 확산 방지막을 형성하는 단계;
    상기 확산 방지막 위의 캐패시터 영역에 유전체막을 형성하는 단계;
    상기 유전체막을 포함하여 결과물 전면에 캐패시터의 상부 전극으로 사용될 금속층을 형성하는 단계;
    상기 비아 홀 내부를 채우도록 상부 금속 배선을 형성하는 단계;
    상기 캐패시터 영역의 상부 전극용 금속층과 나머지 영역의 상부 전극용 금속층이 분리되도록 상기 상부 전극용 금속층의 일부를 선택적으로 제거하여 상기 하부 전극용 확산 방지막, 상기 유전체막, 상기 캐패시터 영역의 상기 상부 전극용 금속층으로 구성된 캐패시터를 얻는 단계;
    상기 캐패시터를 포함하는 결과물 전면에 제2 층간 절연막을 형성하고 상기 상부 전극용 금속층과 상기 하부 전극용 확산 방지막의 일부 영역이 각각 노출되도록 상기 제2 층간 절연막에 컨택 홀을 형성하는 단계; 및
    상기 컨택 홀 내부에 플러그를 형성하고 상기 플러그와 연결되는 전극 패드를 형성하는 단계를 포함하는 캐패시터 형성 방법.
  2. 제 1 항에 있어서, 상기 비아 홀은 듀얼 다마신 공정에 사용되는 비아 홀인 것을 특징으로 하는 캐패시터 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 하부 전극용 확산 방지막은 티타늄(Ti), 질화티타늄(TiN), 탄탈룸(Ta), 질화탄탈룸(TaN) 중의 어느 하나로 형성하는 것을 특징으로 하는 캐패시터 형성 방법.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 하부 전극용 확산 방지막은 화학적 기상 증착, 원자층 증착, 스퍼터 중의 어느 하나의 증착법을 이용하여 형성하는 것을 특징으로 하는 캐패시터 형성 방법.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 유전체막의 형성 단계는 상기 하부 전극용 확산 방지막 위에 유전체 물질을 전면 증착하는 단계와 상기 유전체 물질이 상기 캐패시터 영역에만 남도록 상기 유전체 물질을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 하는 캐패시터 형성 방법.
  6. 제 5 항에 있어서, 상기 유전체 물질은 산화탄탈룸(Ta2O5), 질화산화탄탈룸(TaON), 산화하프늄(HfO2), 산화알루미늄(Al2O3), 산화지르코늄(ZrO2), 비에스티(BST; Ba, Sr, Ti) 중의 어느 하나인 것을 특징으로하는 캐패시터 형성 방법.
  7. 제 5 항에 있어서, 상기 유전체 물질은 산화막 또는 질화막인 것을 특징으로 하는 캐패시터 형성 방법.
  8. 제 5 항에 있어서, 상기 유전체막의 형성 단계는 상기 유전체 물질의 증착 단계 후 플라즈마나 자외선 오존을 이용하거나 두가지를 동시에 이용하는 어닐 단계를 더 포함하는 것을 특징으로 하는 캐패시터 형성 방법.
  9. 제 5 항에 있어서, 상기 유전체 물질의 선택적 식각 단계는 에치 백 공정을 이용하여 이루어지는 것을 특징으로 하는 캐패시터 형성 방법.
  10. 제 1 항 또는 제 2 항에 있어서, 상기 상부 전극용 금속층은 티타늄(Ti), 질화티타늄(TiN), 탄탈룸(Ta), 질화탄탈룸(TaN) 중의 어느 하나로 형성하는 것을 특징으로 하는 캐패시터 형성 방법.
  11. 제 1 항 또는 제 2 항에 있어서, 상기 상부 전극용 금속층은 화학적 기상 증착, 원자층 증착, 스퍼터 중의 어느 하나의 증착법을 이용하여 형성하는 것을 특징으로 하는 캐패시터 형성 방법.
  12. 제 1 항 또는 제 2 항에 있어서, 상기 상부 금속 배선의 형성 단계는 상기 상부 전극용 금속층 전면에 구리를 증착하는 단계와 화학적 기계적 연마 공정으로 상기 구리를 평탄화하는 단계를 포함하는 것을 특징으로 하는 캐패시터 형성 방법.
KR10-2001-0084163A 2001-12-24 2001-12-24 반도체 소자의 캐패시터 형성 방법 KR100424183B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0084163A KR100424183B1 (ko) 2001-12-24 2001-12-24 반도체 소자의 캐패시터 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0084163A KR100424183B1 (ko) 2001-12-24 2001-12-24 반도체 소자의 캐패시터 형성 방법

Publications (2)

Publication Number Publication Date
KR20030054067A true KR20030054067A (ko) 2003-07-02
KR100424183B1 KR100424183B1 (ko) 2004-03-24

Family

ID=32212736

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0084163A KR100424183B1 (ko) 2001-12-24 2001-12-24 반도체 소자의 캐패시터 형성 방법

Country Status (1)

Country Link
KR (1) KR100424183B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100550338B1 (ko) * 2003-12-17 2006-02-08 주식회사 아이피에스 박막증착방법 및 그에 의하여 제조되는 웨이퍼의 박막구조체
KR100853092B1 (ko) * 2006-08-29 2008-08-19 동부일렉트로닉스 주식회사 반도체 소자의 캐패시터 제조 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100545202B1 (ko) 2003-10-06 2006-01-24 동부아남반도체 주식회사 캐패시터 제조 방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6320244B1 (en) * 1999-01-12 2001-11-20 Agere Systems Guardian Corp. Integrated circuit device having dual damascene capacitor
KR100280288B1 (ko) * 1999-02-04 2001-01-15 윤종용 반도체 집적회로의 커패시터 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100550338B1 (ko) * 2003-12-17 2006-02-08 주식회사 아이피에스 박막증착방법 및 그에 의하여 제조되는 웨이퍼의 박막구조체
KR100853092B1 (ko) * 2006-08-29 2008-08-19 동부일렉트로닉스 주식회사 반도체 소자의 캐패시터 제조 방법

Also Published As

Publication number Publication date
KR100424183B1 (ko) 2004-03-24

Similar Documents

Publication Publication Date Title
KR101054673B1 (ko) 반도체 장치 및 그 제조 방법
US7053462B2 (en) Planarization of metal container structures
US6794694B2 (en) Inter-wiring-layer capacitors
US20030011043A1 (en) MIM capacitor structure and process for making the same
JP2005354080A (ja) Ｍｉｍキャパシタ及びその製造方法
KR20030066859A (ko) 반도체 장치의 커패시터 및 그 제조 방법
US20010006242A1 (en) Semiconductor device with pillar-shaped capacitor storage node
US6483142B1 (en) Dual damascene structure having capacitors
US6391713B1 (en) Method for forming a dual damascene structure having capacitors
US7630191B2 (en) MIM capacitor
KR100695028B1 (ko) 집적회로용 대머신 커패시터
KR100555445B1 (ko) 고유전체막을갖는반도체장치의커패시터전극및커패시터형성방법
EP1263027A2 (en) Method of making stacked MIMCap between Cu dual-damascene levels
KR100424183B1 (ko) 반도체 소자의 캐패시터 형성 방법
KR100545202B1 (ko) 캐패시터 제조 방법
KR19980040642A (ko) 반도체 메모리 소자의 커패시터 제조 방법
WO2003003475A2 (en) Semiconductor device comprising a mim capacitor and an interconnect structure
KR100846383B1 (ko) 캐패시터 제조 방법
US7018903B2 (en) Method of forming semiconductor device with capacitor
KR100494438B1 (ko) 반도체소자의 커패시터 및 그 제조방법
KR101100764B1 (ko) 엠아이엠 캐패시터의 제조 방법
KR20050019200A (ko) 반도체 소자의 캐패시터 제조 방법
KR20040001864A (ko) 텅스텐막 플레이트를 갖는 반도체소자의 제조 방법
KR100532851B1 (ko) 반도체 소자의 캐패시터 제조 방법
KR100545203B1 (ko) 반도체 소자의 캐패시터 및 그의 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee